JPS5854423A - 制御システムの偽応答方式 - Google Patents
制御システムの偽応答方式Info
- Publication number
- JPS5854423A JPS5854423A JP56152602A JP15260281A JPS5854423A JP S5854423 A JPS5854423 A JP S5854423A JP 56152602 A JP56152602 A JP 56152602A JP 15260281 A JP15260281 A JP 15260281A JP S5854423 A JPS5854423 A JP S5854423A
- Authority
- JP
- Japan
- Prior art keywords
- false response
- block
- cpu1
- cpu
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/10—Program control for peripheral devices
- G06F13/12—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor
- G06F13/122—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware performs an I/O function other than control of data transfer
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Retry When Errors Occur (AREA)
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は中央演算装置、と端末とのデータ転送時におけ
る偽応答方式番ζ関するものである。
る偽応答方式番ζ関するものである。
大規模な制御システムにおいては、中央演算装置（以下
ＣＰυという）が多数の端末を制御しており、 ｃｐｕ
と端末との間で稙々のデータの送受が行なわれる。とこ
ろで端末側がＣＰＵよりデータを確実に受取り、又は送
出した場合には、データアクルツジ（確認）信号（以下
ＤＴＡＣＫ信号という）をＣＰＵに送り出すように構成
されるＣＰＵがある。
ＣＰυという）が多数の端末を制御しており、 ｃｐｕ
と端末との間で稙々のデータの送受が行なわれる。とこ
ろで端末側がＣＰＵよりデータを確実に受取り、又は送
出した場合には、データアクルツジ（確認）信号（以下
ＤＴＡＣＫ信号という）をＣＰＵに送り出すように構成
されるＣＰＵがある。
ＣＰＵはこのＤＴＡＣＫ信号によって端本がデータを受
取ったことを確認して次のステップに進む。しかるにい
ずれかの端末が故障した場合には、ＣＰＵからその端末
にデータを転送してもＤＴＡＣＫ信号は返送されないの
で、ＣＰＵはＤＴＡＣＫ信号を待つ状態が続き、次の処
理が行なわれなくなる。そこでＣＰＵ側でＤＴＡＣＫ信
号が一定時間内に返送されなかった場合はエラーと認識
してエラー処理を行なうよう構成されていた。この場合
はシステムの停止に近い状態となって他の端末の制御が
不可能になるという欠点があった。
取ったことを確認して次のステップに進む。しかるにい
ずれかの端末が故障した場合には、ＣＰＵからその端末
にデータを転送してもＤＴＡＣＫ信号は返送されないの
で、ＣＰＵはＤＴＡＣＫ信号を待つ状態が続き、次の処
理が行なわれなくなる。そこでＣＰＵ側でＤＴＡＣＫ信
号が一定時間内に返送されなかった場合はエラーと認識
してエラー処理を行なうよう構成されていた。この場合
はシステムの停止に近い状態となって他の端末の制御が
不可能になるという欠点があった。
又ＤＴＡＣＫ信号線は各端末の応答回路部とワイヤード
・オア接続されているため、端末の故障内容によっては
ＤＴＡＣＫ信号線を介して他の端末にまで故障が波及す
る可能性があった。
・オア接続されているため、端末の故障内容によっては
ＤＴＡＣＫ信号線を介して他の端末にまで故障が波及す
る可能性があった。
更に、高い信頼性が要求される一合に二台のＣＰＵを用
い、一方を現有系として各端末に接続し、他方を待機系
として現有系と同様の処理をさせるデュアルモードシス
テムが用いられることがある。
い、一方を現有系として各端末に接続し、他方を待機系
として現有系と同様の処理をさせるデュアルモードシス
テムが用いられることがある。
このような場合ＤＴＡＣＫ信号の応答を必要とするＣＰ
Ｕを用いると待機系はＤＴＡＣＫ信号が得られないので
現有系と同一のプログラムによって動作させることはで
きないという欠点があった。
Ｕを用いると待機系はＤＴＡＣＫ信号が得られないので
現有系と同一のプログラムによって動作させることはで
きないという欠点があった。
本発明はこのような欠点を解消することを目的とするも
のであって、ＣＰＵと端末との間に設けた偽応答回路部
によってＤＴＡＣＫ信号をＣＰＵに送るようにしたもの
である。
のであって、ＣＰＵと端末との間に設けた偽応答回路部
によってＤＴＡＣＫ信号をＣＰＵに送るようにしたもの
である。
以下本発明について実施例につｈ図面を参照しつつ説明
する。第１図は本発明による大規模な制御システム、例
えば信号機制御システムの概略の構成を示すブロック図
である。本図において、ＣＰＬＩ １にはデータバス、
アドレスバス、及び制御信号線を含むパスラインを介し
てｉ要な入力装置２、出力装置８及びメモリ４が接続さ
れる。ここで破線で囲んだ部分は同一シャーシ内に設け
られるものとする。６ａ、６−・・・・・・はＣＰＵ
１によって制御される多数の入出力回路ブロック（以下
Ｉ１０ブロックという）を示しており、例えば信号機制
御システムにおいては個々の信号機等を示すものである
。さて本発明においては■ルブロック５Ｑ、５１２・・
・・・・とＣＰＵ １との間に偽応答回路部６を設ける
。
する。第１図は本発明による大規模な制御システム、例
えば信号機制御システムの概略の構成を示すブロック図
である。本図において、ＣＰＬＩ １にはデータバス、
アドレスバス、及び制御信号線を含むパスラインを介し
てｉ要な入力装置２、出力装置８及びメモリ４が接続さ
れる。ここで破線で囲んだ部分は同一シャーシ内に設け
られるものとする。６ａ、６−・・・・・・はＣＰＵ
１によって制御される多数の入出力回路ブロック（以下
Ｉ１０ブロックという）を示しており、例えば信号機制
御システムにおいては個々の信号機等を示すものである
。さて本発明においては■ルブロック５Ｑ、５１２・・
・・・・とＣＰＵ １との間に偽応答回路部６を設ける
。
偽応答回路部６はＣＰＵ １と同一シャーシ内に実装さ
れており、それに接続されたＩ１０ブロック５ａ１６ｂ
・・・・・・の一つがアクセスされた場合に、ｉ１０フ
ロックの代りにＤＴＡＣＫ ｍ号をＣＰＵ １に返送す
るものである。ＣＰＵ １と入出力装［２，８，メモリ
４及びこの偽応答回路部６は主制御部７を構成している
。
れており、それに接続されたＩ１０ブロック５ａ１６ｂ
・・・・・・の一つがアクセスされた場合に、ｉ１０フ
ロックの代りにＤＴＡＣＫ ｍ号をＣＰＵ １に返送す
るものである。ＣＰＵ １と入出力装［２，８，メモリ
４及びこの偽応答回路部６は主制御部７を構成している
。
第２図は高い信頼性を要求される場合に二台の主１１１
１Ｉ１部７ａ 、 Ｗｂを用い一方を現有系、他方を待
機系として並列に処理させるデュアルモードシステムを
示すものである。この場合！んブロック６ｍ。
１Ｉ１部７ａ 、 Ｗｂを用い一方を現有系、他方を待
機系として並列に処理させるデュアルモードシステムを
示すものである。この場合！んブロック６ｍ。
６ｂ・・・・・・と主制御ｇ７ａ、７ｂとの胸にスイッ
チ回路８を設け、スイッチ回路８によってパスラインを
切換えている。金主制御部７ａを現有系、主制御部７ｂ
を待機系とすると、各Ｉ１０ブロック５ｍ、６ｋ・・・
・・・はスイッチ回路８によって主制御部７ａに接続さ
れている。夫々の主制御部７ａ、 Ｗｂは偽応答回路部
６をその内部に持っているため、ＤＴ′ＡＣＫ信号は夫
々の偽応答回路部６から得られる。従って夫々の主制御
部７ ａ ｅ ７ ｂは同一のプログラムを実行するこ
とができる。現有系の主制御部７１が何らかの理由で故
障すれば、スイッチ回路８によってパスラインが切換え
られ、主制御部７ｂがＩ／ｌ）ブロック５ａ＊’５ｂ・
・・・・・ と接続されることになる。
チ回路８を設け、スイッチ回路８によってパスラインを
切換えている。金主制御部７ａを現有系、主制御部７ｂ
を待機系とすると、各Ｉ１０ブロック５ｍ、６ｋ・・・
・・・はスイッチ回路８によって主制御部７ａに接続さ
れている。夫々の主制御部７ａ、 Ｗｂは偽応答回路部
６をその内部に持っているため、ＤＴ′ＡＣＫ信号は夫
々の偽応答回路部６から得られる。従って夫々の主制御
部７ ａ ｅ ７ ｂは同一のプログラムを実行するこ
とができる。現有系の主制御部７１が何らかの理由で故
障すれば、スイッチ回路８によってパスラインが切換え
られ、主制御部７ｂがＩ／ｌ）ブロック５ａ＊’５ｂ・
・・・・・ と接続されることになる。
第８図はこの偽応答回路部６の一実施例を示すブロック
図である。本図において、 ＣＰＵ １から与えられる
アドレスバス１Ｇはアドレスデコーダ１１に接続され、
更に後段のＩ１０ブロック５ｉｉ＋ ５ｂ ”・に接続
されている。アドレスデコーダ１１は後段のＩ１０ブロ
ックのいずれかがＣＰＵ １によってアクセスされた場
合に出力を発生するものであって、その出力はアンド回
路１２に与えられる。アンド回路ｌ！！には又データス
トローブ信号ＩＩ（以下ＤＳ信号線という）が接続され
ており、これらの論理積出力はＤフリップフロップ１８
にＤ入力として与えられる。Ｄフリップフロップ１Ｂに
はクロック信号がクロック入力端子Ｔに与えられており
、そのＱ出力は遅延回路１４を介してアンド回路１５に
伝えられる。遅延回路１４は応答時間の異なる種々のＩ
１０ブロックに対応させる為に設けられる・アンド回路
１５は遅延回路１４の出力とＤＳ信号との論理積出力を
ＤＴＡＣＫ信号としてＣＰＵ１に伝えるものである。こ
のようにアドレスバスｉ０．データバス１６及びＤＴＡ
ＣＫ信号線を除くリードライト信号等の他の制御信号線
１７はそのまま１２勺ブロック５ａ 、 ５ｂ−−−
に伝えられる。
図である。本図において、 ＣＰＵ １から与えられる
アドレスバス１Ｇはアドレスデコーダ１１に接続され、
更に後段のＩ１０ブロック５ｉｉ＋ ５ｂ ”・に接続
されている。アドレスデコーダ１１は後段のＩ１０ブロ
ックのいずれかがＣＰＵ １によってアクセスされた場
合に出力を発生するものであって、その出力はアンド回
路１２に与えられる。アンド回路ｌ！！には又データス
トローブ信号ＩＩ（以下ＤＳ信号線という）が接続され
ており、これらの論理積出力はＤフリップフロップ１８
にＤ入力として与えられる。Ｄフリップフロップ１Ｂに
はクロック信号がクロック入力端子Ｔに与えられており
、そのＱ出力は遅延回路１４を介してアンド回路１５に
伝えられる。遅延回路１４は応答時間の異なる種々のＩ
１０ブロックに対応させる為に設けられる・アンド回路
１５は遅延回路１４の出力とＤＳ信号との論理積出力を
ＤＴＡＣＫ信号としてＣＰＵ１に伝えるものである。こ
のようにアドレスバスｉ０．データバス１６及びＤＴＡ
ＣＫ信号線を除くリードライト信号等の他の制御信号線
１７はそのまま１２勺ブロック５ａ 、 ５ｂ−−−
に伝えられる。
次に偽応答回路部６の動作について第４−の波形図を参
照しつつ説明する。 ＣＰＵ １が偽応答回路部６を介
して接続されたＩ１０ブロック、例えばＩ１０ブロック
６ａをアクセスした場合、そのアドレスがアドレスデコ
ーダ１１によりデコードされてｊ１４ａＱ（ａ）に示す
ようＩビ出力がアンド回路１２に与えられる。続いて少
し遅れてＤＳ信号がアンドプ１８のＤ入力に加わる。Ｄ
フリップフロップ１８には速いクロックパルスが与えら
れ°Ｃいるとすると、クロック周期分だけ遅れてＤフリ
ップフロップ１８のＱ出力が第４図（ｃ）のように得ら
れる。
照しつつ説明する。 ＣＰＵ １が偽応答回路部６を介
して接続されたＩ１０ブロック、例えばＩ１０ブロック
６ａをアクセスした場合、そのアドレスがアドレスデコ
ーダ１１によりデコードされてｊ１４ａＱ（ａ）に示す
ようＩビ出力がアンド回路１２に与えられる。続いて少
し遅れてＤＳ信号がアンドプ１８のＤ入力に加わる。Ｄ
フリップフロップ１８には速いクロックパルスが与えら
れ°Ｃいるとすると、クロック周期分だけ遅れてＤフリ
ップフロップ１８のＱ出力が第４図（ｃ）のように得ら
れる。
このＱ出力は遅延回路１４で所定時間Ｔだけ遅延した後
アンド回路１６に伝わる。この遅延信号とＤＳ （ｉ！
ｉ号の論理積カ＠ ４ 図（ｄ） ＩＣ示−ｊ” Ｊ
５ ニＤＴＡＣＫ信号としてＣＰＵ １に伝えられる。
アンド回路１６に伝わる。この遅延信号とＤＳ （ｉ！
ｉ号の論理積カ＠ ４ 図（ｄ） ＩＣ示−ｊ” Ｊ
５ ニＤＴＡＣＫ信号としてＣＰＵ １に伝えられる。
そのためＣＰＵ １はＩ１０ブロック６ａからＤＴＡＣ
Ｋ信号があったものとして次のステップに進む。このよ
うに偽応答回路部６はＩ１０ブロックの代わりにＤＴＡ
ＣＫ信号を発生してＣＰｏｌに伝えている。
Ｋ信号があったものとして次のステップに進む。このよ
うに偽応答回路部６はＩ１０ブロックの代わりにＤＴＡ
ＣＫ信号を発生してＣＰｏｌに伝えている。
以上詳細に説明したように本発明においてはパスライン
に偽応ｌＦｉｇｌｊ１１部を接続し、システム全体から
見て重要でないＩ１０ブロックをこの偽応答回路部を介
してＣＰＵに接続している。そのため乙れらのＩ１０ブ
ロックが故障したり、保守、点検のためＩ１０ブロック
の電源をオフとし、実際にはＣＰＵによりそのＩ１０ブ
ロックが制御できない場合であっても、偽応答回路部は
常にＩ１０ブロックに代ってＤＴＡＣＫ信号を発生して
ＣＰＵに伝えるようにしている。従ってこのような場合
もＣＰＵによる処理が継続して行なえ、システム全体が
停止状態となる恐れはなくなる。尚１１０ブロツクが故
障である場合にはＣＰＵはその１１０ブロツクから返送
されるデータに基づいて故障であると判断することがで
きる。又第２図に示すデュアルモードシステムにおいて
も夫々の主制御部に偽応答回路部を設ければ、双方を同
一プログラムで作動させる仁とができる。
に偽応ｌＦｉｇｌｊ１１部を接続し、システム全体から
見て重要でないＩ１０ブロックをこの偽応答回路部を介
してＣＰＵに接続している。そのため乙れらのＩ１０ブ
ロックが故障したり、保守、点検のためＩ１０ブロック
の電源をオフとし、実際にはＣＰＵによりそのＩ１０ブ
ロックが制御できない場合であっても、偽応答回路部は
常にＩ１０ブロックに代ってＤＴＡＣＫ信号を発生して
ＣＰＵに伝えるようにしている。従ってこのような場合
もＣＰＵによる処理が継続して行なえ、システム全体が
停止状態となる恐れはなくなる。尚１１０ブロツクが故
障である場合にはＣＰＵはその１１０ブロツクから返送
されるデータに基づいて故障であると判断することがで
きる。又第２図に示すデュアルモードシステムにおいて
も夫々の主制御部に偽応答回路部を設ければ、双方を同
一プログラムで作動させる仁とができる。
第１図、及び第２図は夫々本発明による制御システムの
構成を示すブロック図、第８図は偽応答回路部の一実施
例を示すブロック図、第４図（ａ）〜（ｄ）は偽応答１
ｇ１ＩＮ１部の各部の波形を示す波形図である。
構成を示すブロック図、第８図は偽応答回路部の一実施
例を示すブロック図、第４図（ａ）〜（ｄ）は偽応答１
ｇ１ＩＮ１部の各部の波形を示す波形図である。
Claims (1)
- 【特許請求の範囲】 ＜１）パスラインを介して接続される中央演算装置と入
出力回路ブロックを含み、鉄人出力回路ブロックの一部
は偽応答回路部を介して中央演算装置と接続される制御
システムであって、該偽応答回路部はそれに接続される
入出力回路ブロックがアクセスされたとき出力を出すア
ドレスデコーダを含み、その出力に基づいてデータ確騙
信号を前記中央演算装置に与えるものであることを特徴
とする制御システムの偽応答方式。 （２）前記中央演算装置と偽応答回路部とは同一のシャ
ーシ内に実装されていることを特徴とする特許請求の範
囲第１項記載の制御システムの偽応答方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56152602A JPS5854423A (ja) | 1981-09-26 | 1981-09-26 | 制御システムの偽応答方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56152602A JPS5854423A (ja) | 1981-09-26 | 1981-09-26 | 制御システムの偽応答方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5854423A true JPS5854423A (ja) | 1983-03-31 |
| JPS6213701B2 JPS6213701B2 (ja) | 1987-03-28 |
Family
ID=15543993
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56152602A Granted JPS5854423A (ja) | 1981-09-26 | 1981-09-26 | 制御システムの偽応答方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5854423A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5789124A (en) * | 1980-11-21 | 1982-06-03 | Fujitsu Ltd | Interface converter of information process system |
-
1981
- 1981-09-26 JP JP56152602A patent/JPS5854423A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5789124A (en) * | 1980-11-21 | 1982-06-03 | Fujitsu Ltd | Interface converter of information process system |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6213701B2 (ja) | 1987-03-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0141302A2 (en) | Data processing system | |
| EP0006550A2 (en) | Self-correcting and reconfigurable solid-state mass-memory organized in bits | |
| CA1221173A (en) | Microcomputer system with bus control means for peripheral processing devices | |
| JPS5854423A (ja) | 制御システムの偽応答方式 | |
| JPS63228363A (ja) | コンピュータシステムを操作する方法及びこの方法を用いる多重プロセッサシステム | |
| AU597674B2 (en) | Multiprocessor level change synchronization apparatus | |
| KR100227611B1 (ko) | 통신처리시스템에서 축적장치의 이중화 제어장치 | |
| JP2528225Y2 (ja) | 電子連動装置 | |
| JPH0755179Y2 (ja) | 並列多重電子連動装置 | |
| SU1439598A1 (ru) | Устройство дл контрол дуплексно вычислительной системы | |
| JPS593775B2 (ja) | バス要求処理装置 | |
| JP2000347706A (ja) | プラント制御装置 | |
| GB2146810A (en) | Achieving redundancy in a distributed process control system | |
| JP2863127B2 (ja) | 通信装置 | |
| KR960001270B1 (ko) | 리던던시를 갖는 통신제어회로 | |
| JP2825464B2 (ja) | 通信装置 | |
| JP2642760B2 (ja) | Ｄｍａ伝送データ受信装置 | |
| JPH06224975A (ja) | 結合したモジュールをリセットする方法及びこの方法を用いるシステム | |
| KR100253790B1 (ko) | 중대형 컴퓨터 컨트롤러 보드의 인터페이스 방법 | |
| JPH11259325A (ja) | 二重化システム及び二重化システムにおける情報処理方法 | |
| JPH03233744A (ja) | 予備系ルート試験方式 | |
| JPS5998235A (ja) | 入出力制御装置 | |
| JPH067379B2 (ja) | ダイレクト・メモリ・アクセス・コントロ−ル回路 | |
| GB2085623A (en) | Improvements in or Relating to Input-output Modules for Electronic Processors | |
| JPS59173827A (ja) | Ｄｍａ制御装置 |