JPS5854430A - メモリ間のデ−タ転送方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明はティスフレイ装ｍｓのメモリと中央処理装置の
メモリとの間でのデータの連続的な転送をハードウェア
処理でなしうるメモリ間のデータ転送方式に関する。

マイ夢ロコンピュータにディスプレイ装置が接続された
情報処理系においては、マイクロコンピュータの主メモ
リとディスプレイ装置の画面メモリとの間でデータを連
続的に送受してメモリの連続したアドレスに曹込んだシ
又は読出したシする際、１つのデータを送る度毎に幾つ
かの命令を使ってインデックスレジスタ尋會インクリメ
ントしたり又はデイクレメントし、また、転送したデー
タ数のカウントもしなければならない１、このようにテ
ータ毎に複数の命令ｔｗ用しなければならないというこ
とは、連続して転送しなければならないデータ数が多く
なければなる＃１と、このような処理に蚤する総時間が
長くなり、データの転送管連やかに行ないたいという要
求を満し得ないこととなる。

本発明は上述のような従来技法の有する欠点を解決すべ
く創案されたもので、その目的は中央処理装置のメモリ
と処理装置のメモリとの間のデータ送受ｔバードウェア
的処理で遂行させ、これＫより従来のソフトウェア的処
理では不可避であった上述データ送受に要する時間の長
時間化を解決するメモリ間のデータ転送方式を提供する
ことにある。

以下、添付図面を参照して本発明の一寮施例を説明する
。

添付図面において、１はコマンドレジスタ、２はエンド
アドレスレジスタ、３はスタートアドレスレジスタ／カ
ウンタである。ｌｔｉデータバス４ＫＩｉ＆され、２．
３はアドレスバス５に像綬されている。これらのパスは
図示しない中央処理装置へ延び、その内部メモリ給の所
要各部へ接続される。

コマンドレジスタ１の出力は制御回路６へ接続されてい
る。コマンドレジスタ１及び制御回路６が連続アクセス
制御回路をＩＩｋｋｊＬする。劃−回路６には、また、
中央処理＆−からのアドレス信号締７（メモリの範囲及
びコマンドレジスタ１がデコードされるように上位のア
ドレス＊）が接続されている。制ａｈ路６からスタート
アドレスレジスタ／カウンタ３へ１１１ｉＩ８及び各レ
ジスタのセットアツプタイ２ング信号１４，１５．１６
が１１８されている。この線８はカウントアンプ信号又
はカウントダウン信号管供給する紐である。ま友、制御
回路６からアドレス切換ケート回路９へ１ｉｉ１０５Ｅ
接続され、該回路から処理装置のメモリ例オはディスプ
レイ装−のｍｔｈメモリ１１の耽出し／ｉｌｌ込み指示
端子（Ｒ／Ｗ）へ曽１２が接続されている。線ｌＯはス
タートアドレスレジスタ／カウンタ３の出力ドアドレス
バス５とを切替えてメモリ１１のアドレス入力（ムロｎ
）への接続を制御するためのもので６り、ａｌｌ　２は
メモリ１１の７ドレシング部に読出し機能又は書込み機
能管、本機能で動作させるか通常のメモリのＲ／Ｗ＆作
ｔさせるかの切替信号を供給する。

スタートアドレスレジスタ／カウンタ３の出力とエンド
アドレスレジスタ２の出力は比較［１１６１３へ接続さ
れ、ｌ［＠路の一致出力は制麹ｉ路６へ接続されている
。比較回路１３の−Ｉｋｌ！ｉ号に応答して線１７上に
割込み信号管発生するように制御回路６は構成されてい
る。

次に、添付図面回路の動作會説−する。

中央処理装置から処Ｉｌ！！ｉ装置のメモリ、例えばデ
ィスプレイ装置の画面メモリ１１へのアクセス（読出し
又は書込み）の開始時に１中央処理装置からデータバス
４上に連続読み出し又は連続書き込みを指定するデータ
及びカウントアツプ又はカウントダウンを指定するデー
タが送出されると同時に、アドレスバス５上にコマンド
レジスタ１１８１定するアドレスが送出される。このア
ドレスによって指定されたコマンドレジスタ１にデータ
バス４上の各データが置かれる。

然る後に、アドレスバス５上にスタートアドレスが送出
されるとｆｉｌＪ時にデータバス４上にスタートアドレ
ス上の曹込みデータが送出される。この時点ではメモリ
の動作は通常動作を口なっており同時にスタート了ドレ
スレジスタにアドレスバス上のｆＩｉをセットする、そ
の次に同様にエンドアドレスヲ送出しエンドアドレスレ
ジスタ２にセットする。それ以降のメモリアトトス範凹
内へのアクセス（Ｒ＠ａｄ　、Ｗｙ口・）はコマンドレ
ジスタ６の内容を１替る（中断指示）か又はスタートア
ドレスレジスタ／カウンタ３とエンドアドレスレジスタ
２の内容とが一致するまで本機能の制御下におかれる。

中央処理装ｆＩＩＩ力らのアドレスを号締７（メモリア
ドレスの範ｌｆｔ知る為で上位数本でよい）及びコマン
ドレジスタ１に１かねたデータ會受約る制御回路６は線
１０を経てアドレス切替ゲート囲路９へ切替ゲート信号
管供給してスタートアドレスレジスタ／カウンタ３のア
ドレスをメモリ１１のアドレス入力（ムＤＤ）へ供給す
るようになし、またｆｉ１２會経て耽出し詣示佃号又轢
書込み指示信号１４＃給してメモリ１１會読出しモード
又は書込みそ−ドに卜定する。また、綜８を紅て力９ン
トアップ信号又はカウントダウン信号がスタートアドレ
スレジスタ／カウンタ３へ供給されてこれを力９ントア
ツプ又はカウントダウンさせる。

このようにしてカウンタ３のアドレスは１バイト読出し
／書込み動作毎に変更され、そのアドレスがメモリ１１
のアドレス入力（ＡＤＤ）へ入力され、ｌ１１１２上の
信号によって１定されているいづれか一方のモードにお
いてメモリ１１は次々にアクセスされていく。そのアク
セスモードが絖出しモードにあれば相次ぐアドレスから
読出されたデータはデータバス４Ｙｒ経て中央処理装置
のメモリへ送り込まれ、また書込みモードにあれば中央
処理装置のメモリからデータバス４１Ｍて送られて来た
データはメモリ１１の相次ぐアドレスに書込まれる。

このような貌出し又は書込°み扛カウンタ３のアドレス
がエンドアドレスレジスタ２のエンドアドレスに到達し
た一致信号が比較−路１３か・ら出力されるまで連続的
に生せし給らｊてい〈。比較回路１３から一致信号が発
生すると、この信号に応答する制ｅｔ＋回路６社割込み
信号１線１７１経て中央処理装置へ送出して次の処理Ｖ
Ｃ入らしめる。

上述のように、本’ＦＩＩＫよるメ（す１１からの連続
した読出し又はそこへの連続した瞥込みは従来の如くｌ
データ処理にｈａの命令を用いて一連のデータ會処理す
る吃のではない、から、一連のデータ処理に要する時間
を大幅に短縮することが出来る。従って、その短縮した
時間は仙の処理に（ロ）わせるから処理密度を高め得る
。ｔた、プログラム容量の縮少化となる。

なお、上述した連紗したデータの転送はデータバス管占
有しての転送であるか否かに拘わりなく、本発明を実施
し得るものである。

以上要するに、本発明によれば次のような効果が得られ
る。

■　処理時間を大幅に短縮しうる。

■　処理密度の向上に畜与しうる。

■　７°ロク＞４Ｗ量の縮少となる勢である。

【図面の簡単な説明】

振付図面は本発明の実施例回路図である。 図中、１はコマ“ンドレジスタ、２はエンドアドレスレ
ジスタ、３拡スタートアドレスレジスタ／カウンタ、４
はデータバス、５＃ｉアドレスＩ〈ス、６は制御回路、
１３は比較回路、ｌｌ＆ｉメモリである。 Ｉｌ！ｊＰ出−人　富士通株式会社

Claims (1)

【特許請求の範囲】
1. 中央処理装置のメモリと処理装置のメモリとの間でデー
   タバスを介してデータを連続的に転送するメモリ間のデ
   ータ転送方式において、上記処理装置にスタートアドレ
   スレジスタ／カウンタと、エンドアドレスレジスタと、
   連続アクセス制−回路と、比較回路とを設け、上記中央
   処理＆皺の制御の下に上記連続アクセス制御回路に連続
   アクセスモード管設定し、且つ上記スタートアドレスレ
   ジスタ／カウンタにスタートアドレスを１そして上記エ
   ンドアドレスレジスタにエンドアドレス全セットして上
   記スタートアドレスレジスタ／カウンタのカウント値の
   肇更を生じさせつ＼、上記スタートアドレスレジスタ／
   カウンタのカウント−と上記エンドアドレスレジスタの
   アドレス値との等値性が上記比較回路で検出されるまで
   上記処理装置のメモリへのアクセスｔ−なして該メモリ
   と上記中央処理鋭ｉのメモリとの間でデータを上記デー
   タバスを介して連続的に転送させるようにしたことｔ％
   黴とするメモリ間のデータ転送方式。