JPH0511805B2 - - Google Patents

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JPH0511805B2
JPH0511805B2 JP62302698A JP30269887A JPH0511805B2 JP H0511805 B2 JPH0511805 B2 JP H0511805B2 JP 62302698 A JP62302698 A JP 62302698A JP 30269887 A JP30269887 A JP 30269887A JP H0511805 B2 JPH0511805 B2 JP H0511805B2
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delay
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Shinji Fujii
Ikuo Tsucha
Kazuhiko Kasai
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Toshiba Corp
Toshiba Electronic Device Solutions Corp
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Toshiba Corp
Toshiba Microelectronics Corp
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
    • H03K3/03—Astable circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
    • H03K3/033—Monostable circuits

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、半導体集積回路化された単安定回路
に、特にリトリガブル・マルチバイブレータ（再
起動可能な単安定回路）に関する。
（従来の技術） この種の従来のリトリガブル・マルチバイブレ
ータとして、たとえば東芝製型名
TC74HC4538P／Ｆがあり、その構成を第１５図
に示し、その動作波形を第１６図に示している。
ここで、ＣおよびＲは集積回路に外付け接続され
た容量および抵抗である。トリガ入力としては、
立上りエツジで起動する入力Ａと、立下りエツジ
で起動する入力とがあり、出力としては相補的
なＱ，がある。いま、入力Ａ、出力Ｑに着目す
るものとし、入力が高レベル“Ｈ”、入力が
高レベルのときに入力Ａが立ち上がると出力Ｑは
高レベルになる。すると、ノードＴ２に接続され
ている内部スイツチがオンになるように制御さ
れ、これまで電源電圧Vccレベルに保たれていた
ノードＴ２の電位が低下する（容量Ｃの電荷が放
電する）。このノードＴ２の電位が低レベル側基
準入力電位Vref(L)に達したとき、前記内部スイツ
チがオフになるように制御され、今度は電源電圧
Vccノードから抵抗Ｒおよび容量Ｃの回路に充電
電流が流れ、この回路の時定数により前記ノード
Ｔ２の電位が上昇する。この電位が高レベル側基
準入力電位Vref(H)に達したとき、出力Ｑは低レベ
ルに反転する。つまり、出力Ｑは一定幅Twのパ
ルスが出力し、このパルス幅Twは外付けの容量
Ｃと抵抗Ｒとにより決定されることになる。
上記したように出力Ｑが高レベルの状態（低レ
ベルに反転する前）の期間に再度入力Ａが立ち上
がると、この再入力の時点でノードＴ２が再び充
電されるように内部スイツチが制御され、出力Ｑ
のパルス幅Twは１度目の入力Ａから２度目の入
力Ａまでの時間trだけ延長されることになる。２
度目の入力Ａによつてその前の１度目の入力Ａが
無視され、再入力の時点から出力Ｑの高レベルが
前記Twの期間だけ続く。したがつて、このTw期
間より短かい間隔で入力Ａが連続して入力される
と、出力Ｑは高レベルを保つことになる。
しかし、上記した従来のリトリガブル・マルチ
バイブレータは、集積回路に外付けされる容量Ｃ
および抵抗Ｒにより出力パルス幅Twを調整する
ことができるという汎用性はあるものの、印刷回
路基板上に実装する際に部品数が多いので実装面
積が大きくなり、工程数が多くなるなどの問題が
あつた。また、上記リトリガブル・マルチバイブ
レータ自体も、前記したようにノードＴ２の電圧
をVref(L)またはVref(H)と比較するための２つの電
圧比較器を必要とするので、構成素子数が多く、
回路設計が困難であつた。
（発明が解決しようとする問題点） 本発明は、上記したように集積回路の外付け部
品を必要とし、回路構成の素子数も多いことに伴
う問題点を解決すべくなされたもので、外付け部
品が不要になり、実装面積が小さくて済み、構成
素子数も少なく、出力パルス幅を高精度で調整し
得るリトリガブル・マルチバイブレータを提供す
ることを目的とする。
［発明の構成］ （問題点を解決するための手段） 本発明のリトリガブル・マルチバイブレータ
は、入力信号を所定時間遅延させる第１の遅延回
路と、この第１の遅延回路の出力が入力し、セツ
ト機能またはリセツト機能を有する第２の遅延回
路と、前記入力信号および上記第２の遅延回路の
出力信号に応じてセツトまたはリセツトするフリ
ツプフロツプ回路と、ある設定時間内に前記入力
信号が再び入力した場合を検出して前記第２の遅
延回路をセツトまたはリセツトする制御回路とを
具備してなることを特徴とする。
（作 用） 入力信号の例えば立下りエツジによりフリツプ
フロツプ回路がセツトされる。上記入力信号が第
１の遅延回路および第２の遅延回路を経たときに
フリツプフロツプ回路がリセツトされる。したが
つて、上記両遅延回路の遅延時間に等しい出力パ
ルス幅Twが得られる。
なお、最初の入力信号によりフリツプフロツプ
回路がセツトされている期間内に再び入力信号が
入力すると、この２度目の入力信号の検出によつ
て第２の遅延回路がセツトまたはリセツトされ、
フリツプフロツプ回路に入力する予定のリセツト
入力が消失してしまう。そして、上記２度目の入
力信号に対する両遅延回路の遅延時間後に上記リ
セツト入力が発生することになり、前記出力パル
ス幅が長くなる。したがつて、前記出力パルス幅
Twよりも短かい間隔で入力信号が連続して入力
した場合には、フリツプフロツプ回路はセツト状
態を維持し続けることになる。
（実施例） 以下、図面を参照して本発明の一実施例を詳細
に説明する。
第１図は集積回路化されたリトリガブル・マル
チバイブレータを示しており、１は入力クロツク
CKをパルス整形するパルス整形回路であり、そ
の出力はセツト、リセツト型（SR型）フリツプ
フロツプ回路２のセツト入力Ｓとして入力すると
共に、第１の遅延回路３およびインバータ回路４
に入力する。上記遅延回路３の出力は、たとえば
セツト機能付きの第２の遅延回路５に入力し、こ
の遅延回路５の出力は前記フリツプフロツプ回路
２のリセツト入力Ｒとして入力する。このフリツ
プフロツプ回路２のセツト出力Ｑおよび前記イン
バータ回路４の出力は二入力のアンド回路６に入
力し、このアンド回路６の出力は前記第２の遅延
回路５のセツト入力SETとして入力する。
前記第２の遅延回路５は、たとえば第２図に示
すような基本回路が所要数縦続接続されて構成さ
れている。即ち、前段からの入力とセツト入力
SETとが二入力のノア回路２１に入力し、この
ノア回路２１の出力端と接地端との間に容量２２
が接続され、上記出力端に抵抗２３を介してイン
バータ回路２４が接続されている。なお、前記第
１の遅延回路３も、たとえば上記第２図と同様な
基本回路が所要数縦続接続されて構成されている
が、セツト入力SETに代えて固定レベル（本例
では低レベル）が与えられている。
次に、上記第１図の回路の動作について第３図
を参照しながら説明する。入力クロツクはパ
ルス整形回路１により一定のパルス幅に整形され
る。この入力クロツクのパルス幅が適切であ
れば、上記パルス整形回路１は省略可能である。
先ず、入力クロツク（または整形後のクロツク、
以下同じ）のパルス間隔trrが所定の出力パル
ス幅Twより長い場合について説明する。入力ク
ロツクの立下りエツジによりフリツプフロツ
プ回路２がセツトされて出力Ｑが高レベルにな
る。一方、上記入力クロツクが第１の遅延回
路３および第２の遅延回路５により一定時間遅れ
てフリツプフロツプ回路２をリセツトし、出力Ｑ
が低レベルになる。なお、上記出力Ｑが高レベル
の期間に入力クロツクが低レベルになると、
インバータ回路４の出力が高レベルになり、アン
ド回路６の出力が高レベルになつて第２の遅延回
路５をセツトするが、このとき入力クロツク
が第１の遅延回路３内を通過しているように、そ
の遅延時間を入力クロツクのパルス幅より若
干長くしておけば、この入力クロツクが遅延
回路部７内で消失することはない。したがつて、
上記両遅延回路３，５の遅延時間の合計に等しい
パルス幅Twだけ出力Ｑが高レベルになる。
次に、入力クロツクが入力した後、上記パ
ルス幅Twの期間内に再び入力クロツクが入力
された場合について説明する。この場合、二度目
の入力クロツクが入力したときにインバータ
回路４の出力が高レベルになると、フリツプフロ
ツプ回路２の出力Ｑは既に最初の入力クロツク
CKにより高レベルになつているのでアンド回路
６の出力が高レベルになり、第２の遅延回路５を
セツトする。これによつて、このとき第２の遅延
回路５内を通過している最初の入力クロツク
が消去し、この最初の入力クロツクの遅延に
よるフリツプフロツプ回路２のリセツトは行われ
なくなる。したがつて、前記二度目の入力クロツ
クの入力時点から前記パルス幅Twの期間後に
二度目の入力クロツクの遅延によるフリツプ
フロツプ回路２のリセツトが行われることにな
る。なお、最初の入力クロツクが入力された
後に、前記パルス幅Twより短かい間隔で入力ク
ロツクが連続して入力し続けた場合には、上
記したように第２の遅延回路５内の入力クロツク
CKが消去され、フリツプフロツプ回路２はリセ
ツトされずにセツト状態を維持し続けることにな
る。
なお、前記パルス幅Twは、前記遅延回路３，
５を構成する前記基本回路の段数が所要数となる
ように、たとえばマスタースライス方式により製
造するとか、デジタル制御方式により選択するこ
とで容易に変更することが可能である。
また、前記フリツプフロツプ回路２にセツト入
力Ｓ（入力クロツク）とリセツト入力Ｒ（遅延
した入力クロツク）とが同時に入力したとき
に、フリツプフロツプ回路２の出力Ｑ，にひげ
状の雑音パルスが発生するおそれがあり、これを
避けるためには、第４図に示すようにセツト優先
型のセツトリセツト型フリツプフロツプ回路４２
を用いればよい。この第４図の回路は、入力クロ
ツクの立上りエツジに応動するように構成さ
れており、４１はパルス整形回路、４３は第１の
遅延回路、４５はリセツト可能な第２の遅延回
路、４６は再入力クロツク検出用のアンド回路、
４７は遅延回路部である。上記第４図の回路にお
ける各部に動作タイミングの一例を第５図に示し
ている。
また、上記各実施例の回路では、集積回路に電
源電圧が投入されたときに発生する雑音入力が遅
延回路部７，４７内を通ることによつて雑音出力
が発生するおそれがあり、これを避けるために
は、第６図に示すように電源投入時に発生させた
クリア信号CLRによつて各部回路を初期化する
ようにすればよい。この第６図の回路は、前記第
４図の回路に比べて、パルス整形回路５１、第１
の遅延回路５３にリセツト機能を持たせると共に
フリツプフロツプ回路５２にクリア機能を持たせ
てクリア信号CLRを入力し、このクリア信号
CLRと再入力クロツク検出回路の出力とを第２
の遅延回路５５のリセツト入力RESETとして入
力するようにした点が異なる。ここで、再入力ク
ロツク検出回路として第１のナンド回路５６が用
いられており、クリア信号CLRをインバータ回
路５４で反転させた信号と上記第１のナンド回路
５６の出力とを第２のナンド回路５８に入力し、
このナンド回路５８の出力を上記リセツト入力
RESETとしている。
また、上記各実施例は、通常入力時の出力パル
ス幅Tw遅延回路の遅延時間を変えることにより
調整可能であつたが、さらには第７図に示すよう
に、第２の遅延回路としてセツト機能付きの可変
遅延回路７５を用いることにより、基準周波数
Fref入力の周波数（あるいは周期）を変えること
によつて出力パルス幅Twを調整することが可能
になる。即ち、第７図の回路において、リトリガ
ブル・マルチバイブレータ部７０は、第１図を参
照して前述したリトリガブル・マルチバイブレー
タの第２の遅延回路５を可変遅延回路７５に変更
したものであり、６０は上記可変遅延時間７５の
遅延時間を高精度に制御するための位相同期ルー
プ（Phase Locked Loop；以下PLLと略記す
る）部である。このPLL部６０は、基準周波数
Frefの信号が入力し、ループ内部の可変遅延回路
６１の遅延時間が一定（たとえば上記Frefの周期
Ｔの1/2）になるように帰還制御を行うものであ
る。即ち、上記Fref入力は、上記可変遅延回路６
１に入力すると共に位相比較器６２の一方の入力
となる。この可変遅延回路６１の出力DFはイン
バータ６３を介して上記位相比較器６２の他方の
入力となる。この位相比較器６２は、２つの入力
の位相関係を比較し、その比較結果に応じて第１
の出力CPまたは第２の出力DPを制御する。この
２つの出力CP，DPはチヤージポンプ回路６４に
入力し、このチヤージポンプ回路６４の出力は低
域波器６５に入力し、この低域波器６５の出
力はレベル変換回路６６に入力する。このレベル
変換回路６６は、入力レベルに応じて第１の出力
PS、第２の出力NSの電位を制御するものであ
り、この２つの出力PS，NSは前記可変遅延回路
６１の遅延量制御入力として与えられると共に、
前記リトリガブル・マルチバイブレータ部７０の
可変遅延回路７５の遅延量制御入力として与えら
れる。
なお、上記可変遅延回路６１，７５は、それぞ
れ例えば第８図に示すような基本回路が所要数縦
続接続されて構成されている。即ち、入力信号は
第１のCMOSトランスフアゲート８１を介して
ノアゲート８２の一方の入力となり、このノアゲ
ート８２の他方の入力としてセツト入力SETが
入力し、このノアゲート８２の出力が第２の
CMOSトランスフアゲート８３およびインバー
タ８４を直列に介して出力する。上記CMOSト
ランスフアゲート８１，８３は、それぞれＰチヤ
ネルトランジスタ、Ｎチヤネルトランジスタが並
列接続されてなり、それぞれのゲートに対応して
前記遅延量制御入力PS，NSが与えられる。した
がつて、遅延量制御入力PS，NSに応じてCMOS
トランスフアゲート８１，８３の抵抗分が変化
し、遅延量が変化することになる。
また、前記リトリガブル・マルチバイブレータ
部７０の第１の遅延回路７３も、上記第８図の基
本回路が所要数縦続接続されて構成されており、
CMOSトランスフアゲート８１，８３の制御入
力レベルが固定されており、セツト入力SETと
して固定レベル（たとえば低レベル）が与えられ
ることによつてセツト機能を持たなくなつてい
る。
第９図は前記位相比較器６２、チヤージポンプ
回路６４の一例を示しており、Fref入力は第１の
Ｄ型フリツプフロツプ９１のクロツク入力CKと
なり、第７図中のインバータ６３の出力NDFが
第２のＤ型フリツプフロツプ９２のクロツク入力
CKとなる。上記両フリツプフロツプ９１，９２
の各出力Ｑはアンドゲート９３に入力し、このア
ンドゲート９３の出力は上記両フリツプフロツプ
９１，９２のリセツト入力Ｒとなる。そして、上
記第１のフリツプフロツプ９１の出力Ｑはインバ
ータ９４を介して第１の出力CPとなり、前記第
２のフリツプフロツプ９２の出力Ｑは第２の出力
DPとなる。
前記チヤージポンプ回路６４は、電源電圧Vcc
端と接地端との間にＰチヤネルトランジスタ９５
とＮチヤネルトランジスタ９６とが直列に接続さ
れてなり、上記両トランジスタ９５，９６のゲー
トに対応して前記位相比較器６２の出力CP，DP
が入力する。
また、前記低域波器６５は、たとえば第１０
図に示すように抵抗１０１，１０２および容量１
０３が接続されている。
また、前記レベル変換回路６６は、たとえば第
１１図に示すように、前記低域波器からのVcot
入力がゲートに入力するＮチヤネルトランジスタ
１１１と、このトランジスタの負荷となるゲー
ト・ドレイン相互が接続されたＰチヤネルトラン
ジスタ１１２と、上記両トランジスタのドレイン
相互接続点にゲートが接続されたＰチヤネルトラ
ンジスタ１１３と、このトランジスタの負荷とな
るゲート・ドレイン相互が接続されたＮチヤネル
トランジスタ１１４とからなり、上記Ｎチヤネル
トランジスタ１１１，１１２の各ドレインから対
応して第１の出力PS、第２の出力NSが出力す
る。
次に、前記第７図のPLL部６０の動作につい
て説明する。いま、第１２図に示すように、可変
遅延回路６１の遅延時間（正確にはインバータ６
３の遅延時間も含む）がＴ／２（ＴはFref入力の
周期）より小さいときには、位相比較器６２の第
１の出力CPは一定の高(H)レベル、第２の出力DP
は遅延時間が短かい分だけ高レベルになつてデイ
スチヤージパルスを発生し、チヤージポンプ回路
６４はデイスチヤージし、低域波器６５の出力
Vcotの電圧が下がる。ここで、Vrefはある一定電
位（たとえば電源電位Vccの1/2）にあるとすれ
ば、レベル変換回路６６の第１の出力PSの電位
が上がり、第２の出力NSの電位が下がる。これ
により、可変遅延回路６１の遅延時間が大きくな
る。
上記とは逆に、第１３図に示すように、可変遅
延回路６１の遅延時間が前記Ｔ／２より大きいと
きには、位相比較器６２の第２の出力DPは一定
の低(L)レベル、第１の出力CPは遅延時間が長い
分だけ低レベルになつてチヤージパルスを発生
し、チヤージポンプ回路６４はチヤージアツプ
し、低域波器６５の出力Vcotの電位が上がる。
これにより、レベル変換回路６６の第１の出力
PSの電位が下がり、第２の出力NSの電位が上が
り、可変遅延回路６１の遅延時間が小さくなる。
そして、第１４図に示すように、可変遅延回路
６１の遅延時間が前記Ｔ／２に等しくなつて
PLLループが同期状態にあるときには、位相比
較器６２の両出力CP，DPとも一定レベルであつ
てデイスチヤージ用、チヤージ用パルスを発生せ
ず、レベル変換回路６６の両出力PS，NPとも一
定レベルになり、可変遅延回路６１の遅延量は一
定のままである。したがつて、上記可変遅延回路
６１の遅延時間は非常に正確に制御されることに
なる。
上記したようなPLL部６０は、Fref入力の周期
を変えることで可変遅延回路６１，７３，７５の
遅延時間を変えることができ、リトリガブル・マ
ルチバイブレータ部７０の出力パルス幅Twを変
えることが可能になつている。たとえば前記第８
図に示した基本回路をリトリガブル・マルチバイ
ブレータ部７０の第１の可変遅延回路７３と第２
の可変遅延回路７５と合せて16段、PLL部６０
の可変遅延回路６１を８段用い、Fref入力を2M
Hzとした場合、１段当りの遅延時間が約31.3ns
（＝１／２×１／2MHz×１／８）となるようにPLL部６
０ により制御すれば、マルチバイブレータ部７０の
パルス幅Twは31.3×16＝500nsとなる。また、上
記Fref入力を1MHzとすれば、１段当りの遅延時
間が約62.5ns、Twは1μsになる。なお、Fref入力
は図示しない水晶発振器のクロツク出力を分周し
て与えるものとすれば、この分周数を変える（た
とえばデジタル制御入力により分周段の分周数を
変える）ことにより前記Twを変えることが可能
になる。
なお、上記第７図の回路は、バイブレータ部７
０の遅延回路とPLL部６０の遅延回路として、
同じ定数を持つ基本の遅延回路を用いたので設計
が容易であるが、必らずしも同じ定数の遅延回路
を用いる必要はない。また、上記実施例では、バ
イブレータ部７０の第２の遅延回路を可変遅延回
路としたが、これに限らず、第１の遅延回路およ
び第２の遅延回路の少なくとも一方を可変遅延回
路としてもよい。
［発明の効果］ 上述したように本発明のリトリガブル・マルチ
バイブレータによれば、出力パルス幅は内部の遅
延回路の遅延時間により決まり、集積回路に出力
パルス幅決定用の容量や抵抗の外付けを必要とし
ないので、プリント回路基板上への実装が容易に
なり、実装面積が少なくて済む。また、本発明の
リトリガブル・マルチバイブレータは、従来例に
比べて電圧比較器が不要になつており、主要な構
成要素はフリツプフロツプ回路、遅延回路、遅延
回路制御（セツトまたはリセツト）用論理回路で
あり、構成素子数が少なく、回路設計が容易であ
る。また、前記遅延時間を正確に設定または制御
することによつて出力パルス幅を高精度に調整す
ることができる。
【図面の簡単な説明】
第１図は本発明のリトリガブル・マルチバイブ
レータの一実施例を示すブロツク図、第２図は第
１図中の遅延回路の１段分の一具体例を示す回路
図、第３図は第１図の動作例を示すタイミング
図、第４図および第６図ならびに第７図はそれぞ
れ本発明の他の実施例を示すブロツク図、第５図
は第４図の回路の動作例を示すタイミング図、第
８図は第７図中の遅延回路の１段分の一具体例を
示す回路図、第９図は第７図中の位相比較器およ
びチヤージポンプ回路の一具体例を示す回路図、
第１０図は第７図中の低域波器の一具体例を示
す回路図、第１１図は第７図中のレベル変換回路
の一具体例を示す回路図、第１２図乃至第１４図
は第７図中のPLL部の動作例を示すタイミング
図、第１５図は従来のリトリガブル・マルチバイ
ブレータを示す構成説明図、第１６図は第１５図
のマルチバイブレータの動作波形を示すタイミン
グ図である。 ２，７０…フリツプフロツプ回路、４２，５２
…セツト優先型フリツプフロツプ回路、３，４
３，５３，７３…第１の遅延回路、５，４５，５
５，７５…第２の遅延回路、６，４６…アンド回
路、７，４７…遅延回路部、６０…PLL部、６
１…可変遅延回路、６２…位相比較器、６４…チ
ヤージポンプ回路、６５…低域波器、６６…レ
ベル変換回路。

Claims (1)

  1. 【特許請求の範囲】 １ 入力信号を所定時間遅延させる第１の遅延回
    路と、この第１の遅延回路の出力が入力し、セツ
    ト機能またはリセツト機能を有する第２の遅延回
    路と、前記入力信号および上記第２の遅延回路の
    出力信号に応じてセツトまたはリセツトされるフ
    リツプフロツプ回路と、ある設定時間内に前記入
    力信号が再び入力した場合を検出して前記第２の
    遅延回路をセツトまたはリセツトする制御回路と
    を具備してなることを特徴とするリトリガブル・
    マルチバイブレータ。 ２ 前記第１の遅延回路および第２の遅延回路の
    少なくとも一方が可変遅延回路であることを特徴
    とする前記特許請求の範囲第１項記載のリトリガ
    ブル・マルチバイブレータ。 ３ 前記可変遅延回路は、基準周波数入力に位相
    同期するループの低域波器の出力によつて上記
    ループ内の可変遅延回路と同様に遅延量が制御さ
    れることを特徴とする前記特許請求の範囲第１項
    または第２項記載のリトリガブル・マルチバイブ
    レータ。 ４ 前記フリツプフロツプ回路はセツト優先型の
    セツトリセツト型フリツプフロツプ回路であるこ
    とを特徴とする前記特許請求の範囲第１項記載の
    リトリガブル・マルチバイブレータ。 ５ 電源電圧投入時に発生するクリア信号が入力
    し、このクリア信号によつて初期化を行うように
    してなることを特徴とする前記特許請求の範囲第
    １項または第４項記載のリトリガブル・マルチバ
    イブレータ。
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