JPS5854764A - インタフエ−ス回路 - Google Patents
インタフエ−ス回路Info
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- JPS5854764A JPS5854764A JP56153259A JP15325981A JPS5854764A JP S5854764 A JPS5854764 A JP S5854764A JP 56153259 A JP56153259 A JP 56153259A JP 15325981 A JP15325981 A JP 15325981A JP S5854764 A JPS5854764 A JP S5854764A
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- JP
- Japan
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- signal
- circuit
- terminal
- logic
- exclusive
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- Pending
Links
- 230000005540 biological transmission Effects 0.000 claims abstract description 19
- 230000001934 delay Effects 0.000 claims description 3
- 230000003111 delayed effect Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L1/00—Arrangements for detecting or preventing errors in the information received
- H04L1/24—Testing correct operation
- H04L1/242—Testing correct operation by comparing a transmitted test signal with a locally generated replica
- H04L1/243—Testing correct operation by comparing a transmitted test signal with a locally generated replica at the transmitter, using a loop-back
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Bidirectional Digital Transmission (AREA)
- Maintenance And Management Of Digital Transmission (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は２線式回線を介して接続された自局装置と対局
装置との間のインタフェース回路に関する。
装置との間のインタフェース回路に関する。
第１図は従来例を示す構成図である。２線式インタフェ
ース回路を有する自局装置１０１と、対局装置１０２と
が回線１０３を介して接続されている。
ース回路を有する自局装置１０１と、対局装置１０２と
が回線１０３を介して接続されている。
まず、自局装置１０１から信号を対局装置１０２に送出
する場合について説明する。
する場合について説明する。
端子１から入力された送信信号は遅延回路１１に与えら
れると共に、端子２から出力信号として出力される。自
局装置１０１が端子ｌから送信信号を送出している間、
対局装置１０２は、送信されてきた信号をそのま捷返送
するので、自局装置１０１の端子３で受信される信号は
、送信信号と同じ論理信号とガる。端子３で受信した信
号は、論理積回路１３に与えられる。
れると共に、端子２から出力信号として出力される。自
局装置１０１が端子ｌから送信信号を送出している間、
対局装置１０２は、送信されてきた信号をそのま捷返送
するので、自局装置１０１の端子３で受信される信号は
、送信信号と同じ論理信号とガる。端子３で受信した信
号は、論理積回路１３に与えられる。
また、遅延回路１１は、端子３から受信される信号が回
線１０３と対局装置１０２とをｂ’＆ 薊してくるため
遅延してい□るので、この遅延した遅延信号と送信信号
との時間差を補正するために、送信信号を遅延させる回
路であり、遅延させた信号を反転回路１２に与え、極性
を反転させて論理積回路１３に与える。
線１０３と対局装置１０２とをｂ’＆ 薊してくるため
遅延してい□るので、この遅延した遅延信号と送信信号
との時間差を補正するために、送信信号を遅延させる回
路であり、遅延させた信号を反転回路１２に与え、極性
を反転させて論理積回路１３に与える。
論理積回路１３では、前記端子３で受信された信号と反
転回路１２から出力された信号との論理積をとり、受は
側信号として端子４に送出する。
転回路１２から出力された信号との論理積をとり、受は
側信号として端子４に送出する。
端子１に与えられる送信信号が論理″′１″のときは、
反転回路１２の出力信号は、論理″０″となり端子３で
受信される信号は論理″１”であるから論理積回路１３
の出力信号は論理″０”となる。
反転回路１２の出力信号は、論理″０″となり端子３で
受信される信号は論理″１”であるから論理積回路１３
の出力信号は論理″０”となる。
端子１に与えられる送信信号が論理ＩＴ Ｏ１１のとき
には、反転回路１２の出力信号は論理″′１″となり、
端子３で受信される信号は論理“０”であるから、論理
積回路１３の出力信号は論理″′０”となる。
には、反転回路１２の出力信号は論理″′１″となり、
端子３で受信される信号は論理“０”であるから、論理
積回路１３の出力信号は論理″′０”となる。
上述のように、端子１からの送信信号が論理″′１″ま
たは論理６０”のいずれの場合においても、受は側信号
として、端子４から送出される信号は論理”Ｏ”全保持
し、送信信号が受は側信号に対して妨害することはない
。
たは論理６０”のいずれの場合においても、受は側信号
として、端子４から送出される信号は論理”Ｏ”全保持
し、送信信号が受は側信号に対して妨害することはない
。
次に対局装置１０２から信号が送出されてくる場合につ
いて説明する。
いて説明する。
対局装置１０２から信号が送出されてくる場合、自局装
置の端子１に与える送信信号は論理″０″に固定してお
く。端子３での受信信号は回線１０３全介して、論理積
回路３に供給される。論理積回路１３では、端子３で受
信した信号と反転回路１２から出力された信号との論理
積分とり、受は側信号として端子４に送出する。ここで
、論理積回路は端子３で受信したイぎ号に対して、側ら
処理を行わず、そのま１受は側信号として端子４に送出
すると同等であり、送信信号は受は側信号に対して妨害
しない。
置の端子１に与える送信信号は論理″０″に固定してお
く。端子３での受信信号は回線１０３全介して、論理積
回路３に供給される。論理積回路１３では、端子３で受
信した信号と反転回路１２から出力された信号との論理
積分とり、受は側信号として端子４に送出する。ここで
、論理積回路は端子３で受信したイぎ号に対して、側ら
処理を行わず、そのま１受は側信号として端子４に送出
すると同等であり、送信信号は受は側信号に対して妨害
しない。
上述の従来回路構成では、遅延回路、反転回路および論
理積回路を用いているため部品点数が多くｈるという欠
点がある。
理積回路を用いているため部品点数が多くｈるという欠
点がある。
本発明の目的は上述の欠点全除去したインタフェース回
路全提供することにある。
路全提供することにある。
本発明の回路は２線式回線を介して接続された自局装置
と対局装置との間のインタフェース回路において、前記
自局装置から前記対局装置Ｈに送出する送信信号を分岐
し遅延させる遅延回路と、該遅延回路からの出力信号と
前記対局装置から信号との排他的論理和をとる排他的論
理和回路と全備えている。
と対局装置との間のインタフェース回路において、前記
自局装置から前記対局装置Ｈに送出する送信信号を分岐
し遅延させる遅延回路と、該遅延回路からの出力信号と
前記対局装置から信号との排他的論理和をとる排他的論
理和回路と全備えている。
次に本発明について図面を参照して詳細に説明する。
第２図は本発明の一実施例を示す回路構成図である。
２線式インタフェース回路を有する自局装置１０１と、
対局装置１０３とが回線１０３を介して接続されている
。まず、自局装置１０１から器対局装置１０２に信号を
伝送する場合について説明する。
対局装置１０３とが回線１０３を介して接続されている
。まず、自局装置１０１から器対局装置１０２に信号を
伝送する場合について説明する。
端子１に与えられた送信信号全遅延回路１１に与えると
共に端子２から出力信号として出力する。
共に端子２から出力信号として出力する。
２線式インタフェース回路を有する自局装置１０１が端
子１から送信信号を送出している間、対局装置１０２は
送信されて来た信号をそのまま自局装置に返送するので
、自局装置１０１の端子３で受信する信号は送信信号と
同じ論理信号となる。端子３で受信した信号は排他的論
理和回路１４に４夕られる。
子１から送信信号を送出している間、対局装置１０２は
送信されて来た信号をそのまま自局装置に返送するので
、自局装置１０１の端子３で受信する信号は送信信号と
同じ論理信号となる。端子３で受信した信号は排他的論
理和回路１４に４夕られる。
＝５−
捷た、遅延回路１１は、端子３で受信した信号が回線１
０３と対局装置１０２とを通過してくるため遅延してい
るので、この遅延した遅延信号と送信信号との時間差を
補正するため、送信信号を遅延させる回路であり、遅延
させた信号を排他的論理和回路１４に出力する。
０３と対局装置１０２とを通過してくるため遅延してい
るので、この遅延した遅延信号と送信信号との時間差を
補正するため、送信信号を遅延させる回路であり、遅延
させた信号を排他的論理和回路１４に出力する。
排他的論理和回路１４では、端子３で受信した信号と遅
延回路１１から出力された信号との排他的論理和をとり
、受は側信号として端子４に送出する。
延回路１１から出力された信号との排他的論理和をとり
、受は側信号として端子４に送出する。
端子ｌに与えられる送信信号が論理″１″のときには、
遅延回路１１の出力信号は論理″１″であり、端子３で
受信した信号も論理″１″であるから、排他的論理和回
路１４の出力信号は論理゛０″となる。
遅延回路１１の出力信号は論理″１″であり、端子３で
受信した信号も論理″１″であるから、排他的論理和回
路１４の出力信号は論理゛０″となる。
端子１に与えられた送信信号が論理“ｌ Ｏｎのときに
は、遅延回路１１の出力信号は論理″Ｏ１１であり、端
子３で受信した信号も論理゛Ｏｎであるから、排他的論
理和回路１４の出力信号は論理″０″となる。
は、遅延回路１１の出力信号は論理″Ｏ１１であり、端
子３で受信した信号も論理゛Ｏｎであるから、排他的論
理和回路１４の出力信号は論理″０″となる。
６−
上述のように、端子１からの送信信号が論理ｗ１″また
は論理″０”のいずれの場合においても、受は側信号と
して端子４から送出される信号は論理″０″を保持し、
送信信号が受は側信号に対して妨害することはない。
は論理″０”のいずれの場合においても、受は側信号と
して端子４から送出される信号は論理″０″を保持し、
送信信号が受は側信号に対して妨害することはない。
次に対局装置１０２から信号を自局装置に送出する場合
について説明する。
について説明する。
対局装置１０２から信号が送１１４されてくる場合、自
局装置の端子１に与える送信信号は論理″′０″に固定
しておく。
局装置の端子１に与える送信信号は論理″′０″に固定
しておく。
対局装置１０２から送出された信号は回線１０３回路１
１から出力された信号との排他的論理和をとり、受は側
信号として端子４に送出する。ここで、遅延回路１１か
ら出力された信号は論理″′０”であるので、排他的論
理和回路１４は端子３で受信１．た信号に対して何ら処
理を行わず、そのま１受は側信号として端子４に送出す
るのと同等であり、送信信号が受は側信号に対して妨害
することはない。
１から出力された信号との排他的論理和をとり、受は側
信号として端子４に送出する。ここで、遅延回路１１か
ら出力された信号は論理″′０”であるので、排他的論
理和回路１４は端子３で受信１．た信号に対して何ら処
理を行わず、そのま１受は側信号として端子４に送出す
るのと同等であり、送信信号が受は側信号に対して妨害
することはない。
以上、本発明には回路構成の簡単化および部品点数の削
減全達成できるという効果がある。
減全達成できるという効果がある。
第１図は従来回路の構成図および第２図は本発明の一実
施例を示す構成図である。 図において、 １・・・・・・送信信号端子、２・・・・・・出力信号
端子、３・・・・・・受信信号端子、４・・・・・・受
は側信号端子、１１・・・・・・遅延回路、１２・・・
・・・反転回路、１３・・・・・・論理積回路、１４・
・・・・・排他的論理和回路、１０１・・・・・・自局
装置、１０２・・・・・・対局装置、１０３・・・・・
・回線。
施例を示す構成図である。 図において、 １・・・・・・送信信号端子、２・・・・・・出力信号
端子、３・・・・・・受信信号端子、４・・・・・・受
は側信号端子、１１・・・・・・遅延回路、１２・・・
・・・反転回路、１３・・・・・・論理積回路、１４・
・・・・・排他的論理和回路、１０１・・・・・・自局
装置、１０２・・・・・・対局装置、１０３・・・・・
・回線。
Claims (1)
- 【特許請求の範囲】 ２線式回線を介して接続された自局装置と対局装置との
間のインタフェース回路において、前記自局装置から前
記対局装置に送出する送信信号を分岐し遅延させる遅延
回路と、該遅延回路からの出力信号と前記対局装置から
の信号との排他的論理和をとる排他的論理和回路とを備
えたことを特徴とするインタフェース。 υ
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56153259A JPS5854764A (ja) | 1981-09-28 | 1981-09-28 | インタフエ−ス回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56153259A JPS5854764A (ja) | 1981-09-28 | 1981-09-28 | インタフエ−ス回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5854764A true JPS5854764A (ja) | 1983-03-31 |
Family
ID=15558537
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56153259A Pending JPS5854764A (ja) | 1981-09-28 | 1981-09-28 | インタフエ−ス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5854764A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6338432U (ja) * | 1986-08-26 | 1988-03-12 |
-
1981
- 1981-09-28 JP JP56153259A patent/JPS5854764A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6338432U (ja) * | 1986-08-26 | 1988-03-12 |
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