JPS585531B2 - ハンドウタイカデンリユウシヤダンカイロ - Google Patents

Description

【発明の詳細な説明】 本発明は、所定の電流より大きな電流が流れた際に、電
流供給を遮断する半導体過電流遮断回路に関するもので
ある。

ＩＣ等の半導体回路を保護するための過電流遮断回路と
しては、従来はトランジスタ等による電子回路が用いら
れているが、構成が複雑であったり、トランジスタの電
力消費が大きくて高価な回路となるなどの欠点があった
。

本発明はこのような欠点を改善したもので、簡単な半導
体回路で構成して過電碓を高速度で遮断しようとするも
のである。

以下、本発明を図を用いて詳細に説明する。

第１図ａおよびｂは、本発明の第１の実施例とその応用
例を示すもので、本発明に係る半導体過電流遮断回路は
、第１図ａに示すように、第１のＰＮＰＮスイッチ１の
アノード２は正電源３に接続し、そのカソード４は抵抗
器５を経て負荷６に接続して、主電流路を構成する。

そして、第１のＰＮＰＮスイッチ１のカソードゲート７
には第２のＰＮＰＮスイッチ８のアノード９を接続し、
そのカソード１０は負荷６に接続し、第２のＰＮＰＮス
イッチ８によって、第１のＰＮＰＮスイッチ１の３つの
接合の内の１つと抵抗器５のバイパス回路を作り、更に
、第２のＰＮＰＮスイッチ８のカソードゲート１１を第
１のＰＮＰＮスイッチ１のカソード４に接続したもので
ある。

尚、必要によって第１のＰＮＰＮスイッチのアノードゲ
ート１２あるいはカソードゲート７には、ゲート端子Ｇ
Ａ，ＧＫを構成する。

上記ＰＮＰＮスイッチ１，８は、サイリスクあるいはＳ
ＣＲ等の名で公知であり、一度点弧すれば外部で電流を
零にするか特別に制御するまで、それ自身の持つ自己保
持性によって電流を流しつづけることのできる素子であ
り、Ｐ．Ｎ．Ｐ．Ｎの４層構造を持つが、周知のように
ＰＮＰ トランジスタとＮＰＮトランジスタを用い、お
互のコレクタとベースを接続し合って相補接続した回路
も同一機能を持ち、本発明の回路に用いてもよい。

ＰＮＰおよびＮＰＮトランジスタとしたときのエミツタ
・ベース・コレクタの関係がわかるように第１図ａおよ
び以下に説明する第２図ａには、エミツタをＥ，ベース
をＢ，コレククをＣとした記号を添え書きしてある。

抵抗器５の抵抗値は、正常な電流では抵抗器５に生ずる
電圧降下が、第２のＰＮＰＮスイッチ８を点弧させるの
には充分でなく、負荷電流が過大になったときは電圧降
下が大きくなって、第２のＰＮＰＮスイッチ８を点弧さ
せることができるような、適当な値に設定する。

たとえば、臨界電流を約１００ｍＡとしたいときは、シ
リコン半導体回路のとき、抵抗値を約７Ωとすればよい
。

以上の構成において、ゲート端子ＧＡ又はＧＫを制御す
るか、あるいは公知の他の方法で第１のＰＮＰＮスイッ
チ１を点弧させたとすると、電流は電源３−第１のＰＮ
ＰＮスイッチ１−抵抗器５−負荷６と流れるが、流れる
電流が何かの原因で設定値より過大になると抵抗器５の
電圧降下が大きくなって第２のＰＮＰＮスイッチ８のカ
ソードゲート１１、カソード１０間に電流が分岐し、つ
いに第２のＰＮＰＮスイッチ８が点弧する。

第２のＰＮＰＮスイッチ８が点弧すると、第１のＰＮＰ
Ｎスイッチ１の第３接合（ＮＰＮトランジスタのベース
・エミツタ接合相当）を流れていた電流が第２のＰＮＰ
Ｎスイッチ８にバイパスしてしまうため、第１のＰＮＰ
Ｎスイッチ１は自己保持能力を消失してしまい、ターン
オフする。

第１のＰＮＰＮスイッチ１がターンオフすればもはや第
２のＰＮＰＮスイッチ８にも電流は流れず、従って電流
を遮断したことになる。

これらは瞬時に作用し、過電流を遮断し、負荷６又は電
源３等が破損することを防ぐ回路が得られる。

以上の説明から理解されるように、第２のＰＮＰＮスイ
ッチは遮断時の極めて単時間しか電流は流れることがな
く、大電流を制御する場合でも、非常に小形の素子とす
ることができる。

そこで第１図および以下に説明する第２図においては第
１のＰＮＰＮスイッチより小さく示して、小形でよいこ
とを暗示している。

第１図ｂは、第１図ａに示す本発明の第一の実施例の応
用例で、第１のＰＮＰＮスイッチ１のカソードゲート７
とカソード４間にもう一つの抵抗器１３を設けて、第１
のＰＮＰＮスイッチのレイト効果による誤動作を防止し
ようとしたものである。

そして、第２のＰＮＰＮスイッチ８からも制御ゲート端
子Ｇｏｆｆを取り出し、過電流で遮断する以外に、必要
によって端子Ｇｏｆｆを制御して負荷電流を遮断するこ
とができるようにしたものである。

ここでは端子Ｇｏｆｆは、第２のＰＮＰＮスイッチ８の
カソードゲート１１に設けた例を示したが、アノードゲ
ート１４に設けることも可能であることはいうまでもな
い。

次に、第１図ａ，ｂの構成において、第１のＰＮＰＮス
イッチ１の構造によっては確実なターンオフが困難なこ
とがある。

この現象は、第１のＰＮＰＮスイッチ１の第２，第３，
第４層で構成するＮＰＮトランジスタが、高い電流増巾
率を得ようと薄いペース巾（第３層Ｐ層の寸法が薄い。

）に製造されたときに生じやすく、第２のＰＮＰＮスイ
ッチ８が点弧しても第１のＰＮＰＮスイッチの第３接合
を通る電流が完全に零にできず、ターンオフできないこ
とがある。

そこで、第１図ａ，ｂの第１のＰＮＰＮスイッチ１では
、ＮＰＮトランジスタ部のベース巾を厚く、第１，第２
，第３層で構成するＰＮＰトランジスタ部のベース巾を
薄くし、ＰＮＰトランジスタ部の電流増巾率を高くした
構成とすることがより望ましい。

この思想を暗示させようとして、第１図の構成の第１の
ＰＮＰＮスイッチ１は、第２層（Ｎ層）を薄く、第３層
（Ｐ層）を厚く表示している。

一方、第２のＰＮＰＮスイッチ８では、ゲート感度を高
くするには、ＮＰＮトランジスタ側を高い電流増巾率と
することが望ましく、第１のＰＮＰＮスイッチ１とは逆
に、第２層（Ｎ層）を厚く、第３層（Ｐ層）を薄く表示
している。

但し、これらの関係は、ＮＰＮ及びＰＮＰトランジスタ
部が共に電流増巾率の大きな個別トランジスタを用いる
場合などでは必ずしも必要条件ではなく、回路機能に差
支えない範囲の変更があってもよい。

更に、第１図の実施例では、バイパス回路ヲ第１のＰＮ
ＰＮスイッチ１のカソード側に配置する例を示したが、
これはカソード側に限定する必要はない。

アノード側にバイパス回路を設ける例を第２図によって
説明する。

第２図ａは、本発明の第２の実施例で、第２図ｂはその
応用例を示すもので、第２図ａ，ｂに示ス如く、第１の
ＰＮＰＮスイッチ２１のアノード２２には抵抗器２３を
経て、正電源２４を加え、カソード２５は負荷２６に接
続する。

そして、第２のＰＮＰＮスイッチ２７を用意し、そのア
ノード２８を電源２４に、カソード２９を第１のＰＮＰ
Ｎスイッチ２１のアノードゲート３０に接続する。

更に、第２のＰＮＰＮスイッチ２７のアノードゲート３
１は、第１のＰＮＰＮスイッチ２１のアノード２２と接
続したものである。

尚、必要によって、第１のＰＮＰＮスイッチ２１のアノ
ードゲート３０あるいはカソードゲート３２からゲート
端子ＧＡ，ＧＫを引き出す。

この結果、負荷電流が過大となると、抵抗器２３の電圧
降下によって、第２のＰＮＰＮスイッチのアノード２８
，アノードゲート３１間に電流が流れ、第２のＰＮＰＮ
スイッチ２７が点弧して第１のＰＮＰＮスイッチ２１を
ターンオフさせることは、第１図の説明から容易に理解
される。

第２図ｂは、レイト効果による誤動作を防止するための
付加抵抗器３３，３４を設けた例を示し又、第２のＰＮ
ＰＮスイッチ２７を利用して過電流の自動遮断とは別に
負荷電流の遮断を制御する制御端子Ｇｏｆｆを構成した
応用例を示す。

レイト効果に対する保護方法にコンデンサを用いる等既
知の技術を取り入れてもよいことはいうまでもない。

これらの構成内容は目的とする用途によって適宜選択す
ることができる。

尚、第２図図示の実施例においても、第１のＰＮＰＮス
イッチ２１をより確実にクーンオフさせようとするため
に、第１のＰＮＰＮスイッチ２１は第２層（Ｎ層）を厚
く、第３層（Ｐ層）を薄くし、第２のＰＮＰＮスイッチ
２７はそれと逆の構成とすることが望ましい。

このため第２図においてもこのことを暗示させようと図
示しているが、これらの関係は、第１図の場合と丁度逆
になっている。

但し、機能を満足するなら、この暗示のとおりである必
要がないことは前述と同様である。

第３図は、本発明に係る第１図ａ図示の回路を一体の集
積構造とした一例を簡略化して表わしたもので、半導体
基板４１内に絶縁分離して設けた第１のＰ形領域４２内
に２つのｎ形領域４３，４４を設け、その内の一方のｎ
形領域４３には更にＰ形領域４５を設けることにより、
Ｐ形領域４５をエミツタ、ｎ形領域４３をベース、Ｐ形
領域４２をコレクタとする縦形ＰＮＰトランジスタと、
Ｎ形領域４４をエミツタ、Ｐ形領域４２をベース、Ｎ形
領域４３をコレクタとするラテラル（横形）ＮＰＮトラ
ンジスタとを、相補結合した第１のＰＮＰＮスイッチを
設ける。

第１のＰＮＰＮスイッチのＮＰＮトランジスタ相当部を
ラテラルとした理由は、先きに説明したように、ターン
オフを容易にしようと計画したものである。

一方、同様に絶縁分離して設けた第２のＰ形領域４６内
に、ｎ形領域４７を構成し、このｎ形領域４７の中に２
つのＰ形領域４８，４９を設け、一方のＰ形領域４８内
には更にｎ形領域５０を構成する。

この結果、第２のＰ形領域４６内には、Ｐ形領域４９，
ｎ形領域４７，Ｐ形領域４８によるラテラルＰＮＰトラ
ンジスタと、Ｎ形領域５０，Ｐ形領域４８，Ｎ形領域４
７による縦形ＮＰＮトランジスタとを相補結合した第２
のＰＮＰＮスイッチが得られる。

そして、図示を省略した別の公知の手段で構成した抵抗
器５１（ここでは回路記号で表わしている。

）とを第３図に示す如く配線接続すれば、第１図ａの回
路（但し、負荷・電源等は含まない。

）を集積構造として一体に製造することができる。

第２のＰＮＰＮスイッチがＮＰＮトランジスタ相当領域
を縦形に構成した理由も、前に説明したとおりである。

第３図について、技術的内容を更に詳細に、説明する。

第３図の実施例では、２つのＰＮＰＮスイッチ間の絶縁
分離方法にＰＮ接合分離方式を用いたものとして示して
おり、基板４１をｎ形とし、基板４１は最も正電位（こ
こではアノード端子Ａ）に接続している。

しかし乍ら、誘電体絶縁分離方式を用いたとすると、基
板４１は多結晶シリコンとなり、基板４１を特定の電位
に保つ必要がないことはいうまでもなく、また、空気絶
縁分離方式その他、他の技術を使用してもよい。

各領域の構成方法はＰ形領域４２，４６への拡散コレク
タプロセスを原形として製造される。

なお、不純物濃度が低いｎ形領域（第３図の例では、領
域４１，４３，４４など）に配線を接続する場合には、
一般手法としてオーミツクコンタクト領域を設けるが、
図の理解が容易になるよう、ここでは省略して示してい
る。

単結晶半導体に不純物の拡散を繰り返して製造しようと
するこれらの半導体部品は、後で拡散を行なう領域ほど
不純物濃度が高くなり、接合の耐電圧が低下する。

従って、第３図の構成では、第１のＰＮＰＮスイッチ（
領域４５，４３，４２，４４）より、第２のＰＮＰＮス
イッチ（領域４９，４７，４８，５０）は耐電圧が低く
なる。

しかし、第１図ａ図示の回路では第２のＰＮＰＮスイッ
チ８には数ボルト以上の高電圧がかかることがなく、第
３図図示の製造方法で充分である。

もし、制御端子ＧＫ−Ｇｏｆｆ（第１図ｂ）に外部から
加える電圧等の関係などによって、第２のＰＮＰＮスイ
ッチも高耐圧を得たいとしたときは、第２のＰＮＰＮス
イッチも第１のＰＮＰＮスイッチと同一構造とすること
も可能であるが、第２のＰＮＰＮスイッチのゲート感度
はや一低下する。

第４図は、基板６１に設けた第１のｎ形領域６２に、ラ
テラルＰＮＰトランジスタと縦形ＮＰＮトランジスタを
相補結合した第１のＰＮＰＮスイッチを製造し、第２の
ｎ形領域６３には、第２のＰＮＰＮスイッチを製造し、
製造方法の図示を省略した抵抗器６４とにより、配線を
施し、第２図ａ図示の回路を一体の集積構造で製造した
ー実施例を示し、丁度第３図図示の方法とはラテラルト
ランジスタ、縦形トランジスタを入れ替えた如き関係に
あり、前述のターンオフを安定にし、ゲート感度も高く
しようと考慮している。

製造方法，技術的内容については、第３図までの説明か
ら容易に理解できるであろう。

以上説明したように、本発明は外部に監視用の保持電源
等を用意することなく、簡単な構造で、規定値より過大
となった電流を瞬時に遮断する回路を得ることができる
。

なお、第１図，第２図では、アースに対して、アノード
に正電圧，カソードに負荷があるように示したが、ＰＮ
ＰＮスイッチを流れる電流の方向がアノードからカソー
ドに向う方向であれば、電源・負荷の接続方向は任意で
ある。

【図面の簡単な説明】

第１図ａおよびｂは、本発明に係る半導体過電流遮断回
路の第１の実施例，およびその応用例、第２図ａおよび
ｂは本発明に係る回路の第２の実施例およびその応用例
を示す。 第３図および第４図は本発明に係る回路を一体の集積回
路として構成した実施例の模形断面図を示す。 １，２１・・・・・・第１のＰＮＰＮスイッチ、８，２
７・・・・・・第２ＰＮＰＮスイッチ、３，２４・・・
・・・電源、５，２３・・・・・・抵抗器、６，２６・
・・・・・負荷、１３，３３，３４・・・・・・抵抗器
。

Claims (1)

1. 【特許請求の範囲】 １ 主スイッチと直列に抵抗器を接続し、該抵抗器を流
   れる電流が設定値以上に増大したときにその電圧降下に
   よって副スイッチを点弧させ、該副スイッチの点弧によ
   り上記主スイッチをターンオフさせるようになした過電
   流遮断回路において、上記主スイッチ及び副スイッチは
   それぞれＰＮＰＮスイッチで構成され、上記副スイッチ
   はその主電流路が上記主スイッチの１つの接合と上記抵
   抗器をバイパスするように接続されてその点弧は上記抵
   抗器の電圧降下によって制御されそのターンオフは上記
   主スイッチのターンオフに関連して制御されるように構
   成され、上記抵抗器の電圧降下による上記副スイッチの
   点弧により上記主スイッチをターンオフせしめるととも
   に、そのターンオフに関連して上記副スイッチもターン
   オフせしめるようになしたことを特徴とする半導体過電
   流遮断回路。 ２ 特許請求の範囲第１項記載の半導体過電流遮断回路
   において、上記副スイッチによってバイパスされる上記
   主スイッチの１つの接合が、コレクタ・ベース・エミツ
   タをラテラルに配置して作った電流増幅率の小さなトラ
   ンジスタのベース・エミツタ接合であることを特徴とす
   る半導体過電流遮断回路。