JPS6127932B2

JPS6127932B2 -

Info

Publication number: JPS6127932B2
Application number: JP10580777A
Authority: JP
Inventors: Shinji Okuhara; Junjiro Kitano
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1977-09-05
Filing date: 1977-09-05
Publication date: 1986-06-27
Also published as: JPS5439562A

Description

【発明の詳細な説明】本発明は半導体スイツチに関し、特に等価的に
PNPNスイツチとし、遮断を容易にした半導体ス
イツチに関するものである。

PNPNスイツチは、正逆双方向に高耐圧であ
り、一度点弧制御すれば電流を外部で切断しない
限りその自己保持作用で導通状態を保ち続ける能
力があつて、小さな制御電力で大きな負荷電力を
コントロールできる有用な素子である。しかし、
その自己保持作用は、逆に負荷電流をPNPNスイ
ツチ自身で遮断することを困難とする欠点をもた
らし、外部に別の遮断用スイツチを設け適当な逆
電流を流すコンデンサを必要とするなどの対策を
必要とし、あるいは特別にゲートターンオフを可
能にするように設計されたPNPNスイツチ（ゲー
トターンオフサイリスタ等と呼ばれる）を用いる
場合にも大きな遮断制御電力を必要とするなどの
欠点があつた。

本発明の目的は、上記した従来技術の欠点をな
くし、小さな制御電力でスイツチの遮断制御を可
能にしたPNPNスイツチ型の半導体スイツチを提
供しようとするものである。

本発明では、少なくとも２つのコレクタ部を持
つた第１のトランジスタと、これと相補な第２の
トランジスタとから構成され、第１のトランジス
タの一方のコレクタと第２のトランジスタのベー
スが接続され、且つ、第１のトランジスタのベー
スは第２のトランジスタのコレクタと接続するこ
とによつて第１、第２のトランジスタで等価的に
PNPNスイツチを形成し、導通状態にあるこの
PNPNスイツチを遮断しようとするときには前記
第１のトランジスタの他方のコレクタを第２のト
ランジスタのエミツタと直接又は他の回路素子を
介して結合することによつて、PNPNスイツチの
遮断を容易にしようとしたものである。その場合
の第１のトランジスタとしてはたとえばマルチコ
レクタPNPNトランジスタを、第２のトランジス
タとしてはたとえばNPNトランジスタを用いて
実現できるものである。

以下本発明を実施例によつて詳細に説明する。

第１図は、本発明の基本となる第１の実施例に
係わる半導体スイツチの回路図である。２つのコ
レクタC₁，C₂を持つ第１のトランジスタ１と、
これと相補な第２のトランジスタ２とを設け、そ
の第１のトランジスタの一方のコレクタC₁と第
２のトランジスタ２のベースが、第１のトランジ
スタのベースと第２のトランジスタ２のコレクタ
とがそれぞれ接続されている。

なお、説明の便宜上、第１のトランジスタは
PNPトランジスタであり、第２のトランジスタは
NPNトランジスタとして図示しているが、必ず
しもこれに限定されることはなく、各トランジス
タのエミツタの記号として記入された矢印の向き
を逆向きとすれば第１のトランジスタがNPNト
ランジスタ、第２のトランジスタはPNPトランジ
スタでよい。以下の本発明の実施例全てについて
この様に図示と逆向きに電流を流せる相補な回路
が存在するが、以下実施例の説明は図示内容に従
つて行なうこととする。

第１図の半導体スイツチ回路において、第１の
トランジスタ１の他方のコレクタC₂は端子Ｔに
接続され、外部に設けられたスイツチ３の一端に
結合し、このスイツチ３の他端は第２のトランジ
スタ２のエミツタに接続している。かく構成した
とき、他方のコレクタC₂とスイツチ３の要素を
除けば、第１、第２のトランジスタ１，２が等価
的にPNPNスイツチ回路を得たことになり、第１
のトランジスタのエミツタがアノードＡ、第２の
トランジスタのエミツタがカソードＫ、そのベー
スがゲートＧに相当する。従つて、第１図の構成
に於て、スイツチ３が図示の如く開放されてコレ
クタC₂がどこにも接続されていないときは、第
１図の半導体スイツチ回路は通常のPNPNスイツ
チと何ら機能的に変ることなく、ゲートＧからパ
ルス電流をカソードＫに向けて流すことによつて
PNPNスイツチが点弧導通状態になり、図示しな
い外部負荷回路に電流を流し続けることが可能で
ある。

一方、スイツチ３を閉じてコレクタC₂を第２
のトランジスタエミツタ（PNPNスイツチのカソ
ードＫ）に短絡すると、第１のトランジスタは２
つのコレクタC₁，C₂が共に動作状態に入り、コ
レクタC₁よりコレクタC₂の方が第２のトランジ
スタのベース・エミツタ電圧降下分だけより深バ
イアス電圧となることから、コレクタC₁から流
れ出す電流が激減する。このことは、PNPNスイ
ツチ回路を構成するPNPトランジスタの電流増巾
率を等価的に減少させたことになり、PNPNスイ
ツチの自己保持能力が低下し、容易にPNPNスイ
ツチの遮断制御を行なうことができるようにな
る。

第２図は、第１図に示した本発明の半導体スイ
ツチの基本部分の具体的構造の一例を断面図で模
形的に表わしたものであり、ｎ形シリコン単結晶
半導体母体１０１に、３つのｐ形不純物拡散領域
１０２，１０３，１０４を設け、その内の１つ１
０４にはその内部に更にｎ形高濃度不純物拡散領
域１０５を設ける。そして、それぞれの拡散領域
から電極をとり出し、それぞれ第１図の端子記号
に合わせてＡ，Ｔ，Ｇ，Ｋと表わす。かく構成し
たとき、第１のｐ形領域１０２は第１図の第１の
トランジスタ１のエミツタに相当し、ｎ形高濃度
領域１０５は第１図の第２のトランジスタ２のエ
ミツタ、ｎ形母体１０１は第１図の第１のトラン
ジスタ１のベースであり、また、第２のトランジ
スタ２のコレクタにも相当し、第２のｐ形領域１
０３は第１のトランジスタ１のコレクタC₂、第
３のｐ形領域１０４は第１のトランジスタ１のコ
レクタC₁でもあり、同時に第２のトランジスタ
２のベースに相当する。かかる構成に於て、端子
Ｔを開放状態にした場合には、第２のｐ形領域１
０３の存在にはほとんど影響されずに、領域１０
２、母体１０１、領域１０４，１０５によつて
PNPNスイツチが形成され、安定した自己保持作
用を示す。しかし、端子Ｔを端子Ｋに短絡する
と、第２のｐ形領域１０３が活性動作範囲で動作
するコレクタの作用を成し、第１のｐ形領域１０
２からｎ形母体１０１に注入されたキヤリヤは第
３のｐ形領域１０４に到達する前に大部分が第２
のｐ形領域１０３に集められてしまう。この結
果、元来のPNPNスイツチはその内部正帰還ルー
プゲインが極度に低下し、自己保持能力が低下し
て容易に遮断するに到る。この様にして本発明の
構成では導通中のPNPNスイツチが容易に遮断制
御することが可能となる。以下の図面では、遮断
方法の具体的実施例について説明を行なう。

第３図は本発明の第２の実施例を示した回路図
であつて、第１図の実施例に於るスイツチ３に替
えてトランジスタ４を設け、そのベース端子に端
子Ｂを設けたものであり、また、ゲートＧとカソ
ードＫの間に抵抗５を併設している。他の構成は
第１図と同様である。抵抗５はPNPNスイツチの
高温時のリーク電流あるいはアノードＡ、カソー
ドＫ間に加わる急激な電圧変化du／dt等によつ
て誤点弧するのを防止する目的で設けてある。そ
して、抵抗５によつて第１、第２のトランジスタ
１，２の実質的な自己保持能力が設定でき、図示
しない負荷回路に流れる直流電流をその自己保持
電流よりやや大きく選んでおけば、ゲートＧから
パルス信号を加えることによりPNPNスイツチは
点弧導通状態となる。次に、端子Ｂからトランジ
スタ４を制御してトランジスタ４を導通させる
と、第１のトランジスタ１のコレクタC₂がカソ
ードＫに接続され、PNPNスイツチ自身の自己保
持能力が大きく低下し、これだけでPNPNスイツ
チを遮断に追い込むことが可能となる。もし、ト
ランジスタ４を導通させるだけでは充分に遮断で
きない場合には、トランジスタ４を導通させるの
と同時にゲート端子Ｇから電流を引き出すことに
よつても遮断がより確実にできる。

第４図は本発明の第３の実施例を示した回路図
であり、第３図の実施例のトランジスタ４と同時
に動作するトランジスタ６を設けている。この構
成によれば、端子Ｂを制御してトランジスタ４，
６を導通させると、トランジスタ４の作用で
PNPNスイツチの自己保持能力が極度に低下して
いる所に更にトランジスタ６がゲートＧとカソー
ドＫ間も短絡するので、より確実にPNPNスイツ
チを遮断制御することができる。

第５図は本発明の第４の実施例を示した回路図
であり、第４図の実施例に加えて第１のトランジ
スタ１１には更に１つのコレクタC₂を付加して
都合３つのコレクタを有し、そのコレクタC₃を
レベルシフトダイオード１２を介してトランジス
タ４，６のベース端子に接続したものである。か
く構成すると、遮断中のPNPNスイツチのアノー
ドＡ、カソードＫ間に急激な電圧変化dv／dtが
印加されても第３のコレクタC₃を充電する電流
でトランジスタ４，６が過渡的に駆動されること
により、誤点弧を完全に防止することが可能とな
る。導通状態にあつては、レベルシフトダイオー
ド１２によつてコレクタC₃からは実質的に電流
が流せなくなるため、不必要に遮断することはな
く、一方のベース端子Ｂからの制御では第４図と
同様に確実に遮断制御することが可能である。

第６図は本発明の第５の実施例を示した回路図
であり、第４図の実施例のトランジスタ４，６の
接続を若干変更した上、第２のトランジスタ２の
エミツタにレベルシフトダイオード７を付加して
実効的カソード端子Ｋと結んだものである。トラ
ンジスタ４はそのエミツタをトランジスタ６のベ
ースと接続した事により、端子Ｂに加えるトラン
ジスタ４を制御する電流はそのままトランジスタ
６のベースに流れると共に、トランジスタ４のコ
レクタに流れ込む第１のトランジスタ１のコレク
タC₂電流がトランジスタ６のベース電流となる
ことから、小さな制御電流でもトランジスタ６が
完全に飽和でき、より確実な遮断制御が可能であ
る。レベルシフトダイオード７は、カソード端子
Ｋとゲート端子Ｇとの電圧降下を増加することに
よつてトランジスタ６でゲート、カソード間を短
絡する効果を増大させて遮断可能電流範囲を増加
することと、端子Ｂを制御した時に第１のトラン
ジスタのコレクタC₂が活性動作領域になるよう
な直流動作電位を設定するために設けたものであ
り、１個に限らず数個のダイオードを直列に接続
することも更に好都合である。

第７図は本発明の第６の実施例を示した回路図
であり、第６図の実施例のレベルシフトダイオー
ド７に替えて、第７図ではトランジスタ８のベー
ス、エミツタを当て、そのトランジスタ８のコレ
クタはアノード端子Ａに接続したものである。第
７図のトランジスタのベースは、第１、第２のト
ランジスタ１，２で形成される元のPNPNスイツ
チのカソードに接続され、そのコレクタがアノー
ド端子Ａに接続されてトランジスタ８のエミツタ
を実効的カソード端子Ｋとした事から、このスイ
ツチ回路で開閉される負荷電流のほとんどは自己
保持作用のないトランジスタ８のコレクタに流
れ、自己保持作用を示す第１、第２の相補トラン
ジスタ回路には負荷電流の一部しか流れない。導
通時の電流が小さいほどPNPNスイツチの遮断制
御は容易に実施できることから、第６図に述べた
効果より更に遮断特性の優れた半導体スイツチが
得られる。

第８図は本発明の第７の実施例を示した回路図
であり、これは、第６図の実施例の回路のトラン
ジスタ６のベース、エミツタと共通に接続したベ
ースエミツタを持つトランジスタ９を設け、その
コレクタをアノード端子Ａに接続したものであ
る。この構成によれば、端子Ｂを制御した時にト
ランジスタ９が負荷電流を分流してトランジスタ
１，２に流れる電流が減少するため、第７図と同
様に優れた特性を持つた半導体スイツチが得られ
る。

以上説明した如く本発明によれば、小さな制御
電力でスイツチの遮断制御が可能なPNPNスイツ
チ系半導系スイツチを得ることができる。

なお、以上の説明は、第１のトランジスタをマ
ルチコレクタPNPトランジスタとし、他のトラン
ジスタはNPNトランジスタで図示したが、必ず
しもこれに限定されることはなく、各図面のトラ
ンジスタのエミツタ記号である矢印の向きを反転
し、ダイオードの極性を逆転して全体的に電流の
方向を反転させた相補な回路が存在する。また、
各トランジスタのベース、エミツタ間には必要に
応じて適当な並列抵抗を接続することは、回路の
安定性、特に、耐電圧向上等の面で更に有利に実
施できる。更に、第７図、第８図の実施例では、
逆方向に対する耐圧を維持するため、トランジス
タ８又は９のコレクタに直列ダイオードを設けて
もよい。これらの回路は個別部品で組むことも、
集積回路として構成することも可能である。

【図面の簡単な説明】

第１図、第３図〜第８図はいずれも本発明の実
施例に係わる半導体スイツチの回路図、第２図は
その基本部分の構造の一例を示した模形断面図で
ある。１，１１……第１のトランジスタ、２……第２
のトランジスタ、３……スイツチ、４，６，８，
９……トランジスタ、５……抵抗、７，１２……
レベルシフトダイオード、Ａ……アノード、Ｋ…
…カソード、Ｇ……ゲート、Ｂ……制御端子。

Claims

【特許請求の範囲】１少なくとも２つのコレクタ端子をもつた第１
のトランジスタと、これと相補な第２のトランジ
スタから成り、該第１のトランジスタの一方のコ
レクタ端子と第２のトランジスタのベース端子と
を接続し、かつ該第１のトランジスタのベース端
子を第２のトランジスタのコレクタ端子と接続し
てそれら第１および第２のトランジスタで等価的
にPNPN型スイツチ回路を形成すると共に、該第
１のトランジスタの別のコレクタ端子と第２のト
ランジスタのエミツタ端子との間に、導通中の該
PNPN型スイツチ回路を遮断制御するスイツチ回
路を付加して成る半導体スイツチ。２少なくとも２つのコレクタ端子をもつた第１
のトランジスタと、これと相補な第２のトランジ
スタから成り、該第１のトランジスタの一方のコ
レクタ端子と第２のトランジスタのベース端子と
を接続し、かつ該第１のトランジスタのベース端
子を第２のトランジスタのコレクタ端子と接続し
てそれら第１および第２のトランジスタで等価的
に形成されたPNPN型スイツチ回路と、該第１の
トランジスタの別のコレクタ端子と第２のトラン
ジスタのエミツタ端子との間に接続され導通中の
上記PNPN型スイツチ回路を遮断制御するスイツ
チ回路と、該スイツチ回路と同時に動作するとと
もにその一端が上記第２のトランジスタのベース
に接続され該第２のトランジスタのベース電流を
実質的に減少させる回路とを少なくとも備えて成
る半導体スイツチ。３少なくとも２つのコレクタ端子をもつた第１
のトランジスタと、これと相補な第２のトランジ
スタから成り、該第１のトランジスタの一方のコ
レクタ端子と第２のトランジスタのベース端子と
を接続し、かつ該第１のトランジスタのベース端
子を第２のトランジスタのコレクタ端子と接続し
てそれら第１および第２のトランジスタで等価的
に形成されたPNPN型スイツチ回路と、該第２の
トランジスタのエミツタにそのアノードが接続さ
れた少なくとも１個のダイオードと、上記第１の
トランジスタの別のコレクタ端子と、上記ダイオ
ードのカソードとの間に接続され導通中の上記
PNPN型スイツチ回路を遮断制御するとともに上
記第２のトランジスタのベース電流を実質的に減
少させる回路とを少なくとも備えて成る半導体ス
イツチ。４上記ダイオードに替えてトランジスタのベー
スエミツタ接合を使用し、該トランジスタのコレ
クタを上記第１のトランジスタのエミツタに接続
するとともに、該トランジスタのエミツタを上記
PNPN型スイツチ回路を遮断制御し上記第２のト
ランジスタのベース電流を実質的に減少させる回
路の他端側に接続したことを特徴とする特許請求
の範囲第３項記載の半導体スイツチ。５少なくとも２つのコレクタ端子をもつた第１
のトランジスタと、これと相補な第２のトランジ
スタから成り、該第１のトランジスタの一方のコ
レクタ端子と第２のトランジスタのベース端子と
を接続し、かつ該第１のトランジスタのベース端
子を第２のトランジスタのコレクタ端子と接続し
てそれら第１および第２のトランジスタで等価的
に形成されたPNPN型スイツチ回路と、該第２の
トランジスタのエミツタにそのアノードが接続さ
れた少なくとも１個のダイオードと、上記第１の
トランジスタの別のコレクタ端子と、上記ダイオ
ードのカソードとの間に接続され導通中の上記
PNPN型スイツチ回路を遮断制御するとともに上
記第２のトランジスタのベース電流を実質的に減
少させる回路と、上記PNPN型スイツチ回路を遮
断制御するとともに上記第２のトランジスタのベ
ース電流を実質的に減少させる回路と同時に動作
しその一端が上記第１のトランジスタのエミツタ
に接続されて上記PNPN型スイツチ回路の負荷電
流を分流するバイパス回路とを少なくとも備えて
成る半導体スイツチ。