JPS585608B2 - 半導体スイツチ回路 - Google Patents
半導体スイツチ回路Info
- Publication number
- JPS585608B2 JPS585608B2 JP6769878A JP6769878A JPS585608B2 JP S585608 B2 JPS585608 B2 JP S585608B2 JP 6769878 A JP6769878 A JP 6769878A JP 6769878 A JP6769878 A JP 6769878A JP S585608 B2 JPS585608 B2 JP S585608B2
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- semiconductor switch
- base
- transistor
- capacitive element
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/72—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices having more than two PN junctions; having more than three electrodes; having more than one electrode connected to the same conductivity region
- H03K17/73—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices having more than two PN junctions; having more than three electrodes; having more than one electrode connected to the same conductivity region for DC voltages or currents
Landscapes
- Power Conversion In General (AREA)
- Thyristor Switches And Gates (AREA)
- Electronic Switches (AREA)
Description
【発明の詳細な説明】
本発明はＰＮＰＮスイッチ素子を用いた半導体スイッチ
回路における、ＰＮＰＮスイッチのレイト効果による誤
動作を防止するもので、特にその防止効果を著しく向上
させる半導体スイッチ回路に関するものである。
回路における、ＰＮＰＮスイッチのレイト効果による誤
動作を防止するもので、特にその防止効果を著しく向上
させる半導体スイッチ回路に関するものである。
一般にＳＣＲ、サイリスク等と呼ばれる
ＰＮＰＮ４層構造の半導体スイッチ回路は遮断中であっ
ても半導体スイッチ回路の両端子間（アノード・カソー
ド間）に急激な順方向電圧が加えられると誤点弧してし
まう欠点がある。
ても半導体スイッチ回路の両端子間（アノード・カソー
ド間）に急激な順方向電圧が加えられると誤点弧してし
まう欠点がある。
これはレイト効果と呼はれるものでその耐力をｄｖ／ｄ
ｔ耐量と呼ぶことにする。
ｔ耐量と呼ぶことにする。
この誤点弧を防止するため、一般には第１図に示したよ
うにＰＮＰＮ４層スイッチ素子（以下ＰＮＰＮスイッチ
と記す）１のゲートＧ、カソードＫ間を抵抗（ＲＧＫ）
２で短絡する方法、あるいは第２図に示すようにＰＮＰ
Ｎスイッチ１のアノードＡ、カソードＫ間に急激な電圧
が印加された過渡状態のときのみにおいてゲートＧ・カ
ソードＫ間を電子スイッチ３（たとえは図においてはト
ランジスタ４を用いる）により短絡する方法等がある。
うにＰＮＰＮ４層スイッチ素子（以下ＰＮＰＮスイッチ
と記す）１のゲートＧ、カソードＫ間を抵抗（ＲＧＫ）
２で短絡する方法、あるいは第２図に示すようにＰＮＰ
Ｎスイッチ１のアノードＡ、カソードＫ間に急激な電圧
が印加された過渡状態のときのみにおいてゲートＧ・カ
ソードＫ間を電子スイッチ３（たとえは図においてはト
ランジスタ４を用いる）により短絡する方法等がある。
第１図の方法は回路構成が簡単であるが、高いｄｖ／ｄ
ｔ耐量を得るためには抵抗（ＲＧＫ）２の値を低く設定
する必要がある。
ｔ耐量を得るためには抵抗（ＲＧＫ）２の値を低く設定
する必要がある。
そのためにゲート感度が低下する欠点を生じる。
そこで、第２図に示すように、ＰＮＰＮスイッチ１のゲ
ートＧ、カソードＫ間に電子スイッチ３を設け、その電
子スイッチ３の制御端子部とＰＮＰＮスイッチ１のＮベ
ースＮ１との間に過渡電流を通すトランジスタ６とダイ
オード７より成る静電容量性素子５を挿入する回路構成
が用いられている。
ートＧ、カソードＫ間に電子スイッチ３を設け、その電
子スイッチ３の制御端子部とＰＮＰＮスイッチ１のＮベ
ースＮ１との間に過渡電流を通すトランジスタ６とダイ
オード７より成る静電容量性素子５を挿入する回路構成
が用いられている。
第２図に示した回路は、電子スイッチ３としてＮＰＮト
ランジスタ４により、また、静電容量性素子５としてＰ
ＮＰトランジスタ６のベース・コレクタ間静電容量を用
いた場合の１例である。
ランジスタ４により、また、静電容量性素子５としてＰ
ＮＰトランジスタ６のベース・コレクタ間静電容量を用
いた場合の１例である。
この回路の動作は、ＰＮＰＮスイッチ１のアノードＡに
立ち上りの急激なパルス電圧が侵入すると、その過渡電
圧によりトランジスタ６のベース・コレクタ間静電容量
を通して微分電流がトランジスタ４のベースに流れ、た
だちにトランジスタ４が動作領域に入りＰＮＰＮスイッ
チ１のゲートＧ・カソードＫ間を短絡するものである。
立ち上りの急激なパルス電圧が侵入すると、その過渡電
圧によりトランジスタ６のベース・コレクタ間静電容量
を通して微分電流がトランジスタ４のベースに流れ、た
だちにトランジスタ４が動作領域に入りＰＮＰＮスイッ
チ１のゲートＧ・カソードＫ間を短絡するものである。
したがって、レート効果によってゲートＧ・カソードＫ
間に発生する電圧が低くなり、このためＰＮＰＮスイッ
チ１が誤点弧することはなくなる。
間に発生する電圧が低くなり、このためＰＮＰＮスイッ
チ１が誤点弧することはなくなる。
また、この回路はＰＮＰＮスイッチ１のアノードＡに過
渡電圧が印加されないときは、トランジスタ４のベース
電流は零であるので、トランジスタ４はしゃ断状態とな
り、このときのＰＮＰＮスイッチ１のゲートＧより見込
んだ抵抗は抵抗（ＲＧＫ）２のみとなり、この値はｄｖ
／ｄｔ耐量にほとんど関係しないので比較的高い値に選
ぶことができる。
渡電圧が印加されないときは、トランジスタ４のベース
電流は零であるので、トランジスタ４はしゃ断状態とな
り、このときのＰＮＰＮスイッチ１のゲートＧより見込
んだ抵抗は抵抗（ＲＧＫ）２のみとなり、この値はｄｖ
／ｄｔ耐量にほとんど関係しないので比較的高い値に選
ぶことができる。
それゆえ、ゲート点弧電流は減少し高感度でＰＮＰＮス
イッチ１を動作させることが可能になる。
イッチ１を動作させることが可能になる。
しかし、より高ｄｖ／ｄｔ耐量を得るためには急激な電
圧が加えられたとき静電容景性素子５に流す電流、すな
わち、トランジスタ４のベース電流を増加させる必要が
ある。
圧が加えられたとき静電容景性素子５に流す電流、すな
わち、トランジスタ４のベース電流を増加させる必要が
ある。
そのために静電容量性素子５の等価静電容量を増加させ
る回路方式として第２図に示すようなＰＮＰトランジス
等が用いられている。
る回路方式として第２図に示すようなＰＮＰトランジス
等が用いられている。
これはトランジスタ６のベース・コレクタ間の静電容量
を直流電流増幅率ｈＦＥ倍した回路で、トランジスタ４
の駆動ベース電流を増加させるものである。
を直流電流増幅率ｈＦＥ倍した回路で、トランジスタ４
の駆動ベース電流を増加させるものである。
一方、レート効果によりＰＮＰＮスイッチ１が誤点弧す
る状態は、ＰＮＰＮスイッチ１のアノードＡ・カソード
Ｋ間に急激な電圧が印加された場合にＰＮＰＮスイッチ
１のＮベース（Ｎ１）Ｐベース（Ｐ２）間静電容量Ｃ１
２を通して抵抗ＲＧＫ２に電流が流れ、その電圧降下に
よりゲートＧ・カソードＫ間電圧がＰＮＰＮスイッチの
点弧電圧ＶＧＫＢ以上になると誤点弧するものである。
る状態は、ＰＮＰＮスイッチ１のアノードＡ・カソード
Ｋ間に急激な電圧が印加された場合にＰＮＰＮスイッチ
１のＮベース（Ｎ１）Ｐベース（Ｐ２）間静電容量Ｃ１
２を通して抵抗ＲＧＫ２に電流が流れ、その電圧降下に
よりゲートＧ・カソードＫ間電圧がＰＮＰＮスイッチの
点弧電圧ＶＧＫＢ以上になると誤点弧するものである。
これを防止するためにゲートＧ・カソードＫ間を電子ス
イッチ３により短絡するものであるが、実際には第２図
に示すようにトランジスタ４等が用いられるため、その
内部抵抗が有り過渡電圧による電圧降下は残る。
イッチ３により短絡するものであるが、実際には第２図
に示すようにトランジスタ４等が用いられるため、その
内部抵抗が有り過渡電圧による電圧降下は残る。
さらに、静電容量性素子５に流す過渡電流はＰＮＰＮス
イッチ１のＰ１、Ｎ１、Ｐ２トランジスタで構成するベ
ース電流（Ｎ１ベース）として引抜かれるため、その電
流にＰ１、Ｎ１、Ｐ２トランジスタの直流電流増幅率ｈ
ＦＥ倍した電流が抵抗（ＲＧＫ）２に流れゲートＧ・カ
ソードＫ間の電圧降下が大きくなる欠点がある。
イッチ１のＰ１、Ｎ１、Ｐ２トランジスタで構成するベ
ース電流（Ｎ１ベース）として引抜かれるため、その電
流にＰ１、Ｎ１、Ｐ２トランジスタの直流電流増幅率ｈ
ＦＥ倍した電流が抵抗（ＲＧＫ）２に流れゲートＧ・カ
ソードＫ間の電圧降下が大きくなる欠点がある。
そのために、第２図に示した回路方式において、高ｄｖ
／ｄｔ耐量を得ようとして静電容量性素子５の値を増加
すると、ＰＮＰＮスイッチ１の第２接合（Ｎ１、Ｐ２）
静電容量Ｃ１２を通して抵抗（ＲＧＫ）２に流れる過渡
電流が増加するため、効率のよいｄｖ／ｄｔ耐量の向上
が得られない欠点がある。
／ｄｔ耐量を得ようとして静電容量性素子５の値を増加
すると、ＰＮＰＮスイッチ１の第２接合（Ｎ１、Ｐ２）
静電容量Ｃ１２を通して抵抗（ＲＧＫ）２に流れる過渡
電流が増加するため、効率のよいｄｖ／ｄｔ耐量の向上
が得られない欠点がある。
本発明の目的は、このような問題に鑑み、ＰＮＰＮスイ
ッチのゲート点弧感度を高感度に保ちながら高ｄｖ／ｄ
ｔ耐量を向上させ、過渡電圧印加時に発生する誤点弧を
防止する半導体スイッチ回路を提供するものである。
ッチのゲート点弧感度を高感度に保ちながら高ｄｖ／ｄ
ｔ耐量を向上させ、過渡電圧印加時に発生する誤点弧を
防止する半導体スイッチ回路を提供するものである。
本発明の特徴は、ＰＮＰＮスイッチ１に急激な電圧が加
えられたときのｄｖ／ｄｔ耐量を向上させるために、ゲ
ート・カソード間を抑え込むトランジスタ４のベース電
流を増加させてもＰＮＰＮスイツチ１の第２接合静電容
量Ｃ１２に過渡電流を増加させないよう回路構成にした
ところにある。
えられたときのｄｖ／ｄｔ耐量を向上させるために、ゲ
ート・カソード間を抑え込むトランジスタ４のベース電
流を増加させてもＰＮＰＮスイツチ１の第２接合静電容
量Ｃ１２に過渡電流を増加させないよう回路構成にした
ところにある。
以下図を用いて本発明を詳細に説明する。
第３図は本発明による半導体スイッチの基本構成をブロ
ック図で示したものであり、ＰＮＰＮスイッチ１、電子
スイッチ３、静電容量性素子５とからなる。
ック図で示したものであり、ＰＮＰＮスイッチ１、電子
スイッチ３、静電容量性素子５とからなる。
すなわち、ＰＮＰＮスイッチ１のゲートＧ・カソードＫ
間に電子スイッチ３を接続し、ＰＮＰＮスイッチ１のア
ノードＡ・カソードＫ間に急激な電圧が印加されたとき
アノードＡより接続された静電容量性素子５を通して流
れる過渡電流により駆動するものである。
間に電子スイッチ３を接続し、ＰＮＰＮスイッチ１のア
ノードＡ・カソードＫ間に急激な電圧が印加されたとき
アノードＡより接続された静電容量性素子５を通して流
れる過渡電流により駆動するものである。
ここで静電容量性素子５は等価的に静電容量であるが、
一般に集積化する場合にはトランジスタやダイオード等
の素子が用いられ、その過渡電流入力端子５１をＰＮＰ
Ｎスイッチ１のアノードＡ側に、過渡電流出力端子５２
を電子スイッチ３の制御端子３１側にそれぞれ接続する
。
一般に集積化する場合にはトランジスタやダイオード等
の素子が用いられ、その過渡電流入力端子５１をＰＮＰ
Ｎスイッチ１のアノードＡ側に、過渡電流出力端子５２
を電子スイッチ３の制御端子３１側にそれぞれ接続する
。
また、静電容量性素子５に過渡電流を流した場合の蓄積
電荷の放電は、電荷放電子端子５３によりＰＮＰＮスイ
ッチ１のＮベースＮＮ１）に接続し放電するように構成
したものである。
電荷の放電は、電荷放電子端子５３によりＰＮＰＮスイ
ッチ１のＮベースＮＮ１）に接続し放電するように構成
したものである。
したがって、ｄｖ／ｄｔ耐量の向上を画る場合、静電容
量性素子５の値を等価的に高めて電子スイッチ３の制御
電流を増加させても、それによってＰＮＰＮスイッチの
第２接合（Ｎ１、Ｐ２）に流れる過渡電流の増加はおこ
らない。
量性素子５の値を等価的に高めて電子スイッチ３の制御
電流を増加させても、それによってＰＮＰＮスイッチの
第２接合（Ｎ１、Ｐ２）に流れる過渡電流の増加はおこ
らない。
以下回路構成の具体的な方法について、詳細に説明する
。
。
第４図に本発明の半導体スイッチの具体的な第１の実施
例を示す。
例を示す。
同図において第２図と同符号の部分はそれぞれ同じ部分
に相当するものとする第４図において、ＰＮＰＮスイッ
チ１のゲートＧ・カソードＫ間には電子スイッチ３の具
体例としてトランジスタ４が接続される。
に相当するものとする第４図において、ＰＮＰＮスイッ
チ１のゲートＧ・カソードＫ間には電子スイッチ３の具
体例としてトランジスタ４が接続される。
これはトランジスタに限られることなく電子操作でスイ
ッチ動作するものであれはよい。
ッチ動作するものであれはよい。
たとえは、電界効果形トランジスタ（ＦＥＴ）等が上げ
られる。
られる。
静電容量性素子５には集積化を考慮してＰＮＰトランジ
スタ６のベース・コレクタ間静電容量を利用している。
スタ６のベース・コレクタ間静電容量を利用している。
この場合ベース・コレクタ間に蓄積された電荷は放電ダ
イオード７を通してＰＮＰＮスイッチ１が導通したとき
に端子５３よりＮベース（Ｎ１）に放電する。
イオード７を通してＰＮＰＮスイッチ１が導通したとき
に端子５３よりＮベース（Ｎ１）に放電する。
尚、ＰＮＰＮがオンしない時には、第２接合部に電荷が
蓄積されている。
蓄積されている。
この蓄積電荷がアノード電圧の印加に対して逆作用とな
り、過渡電流を流しにくくする。
り、過渡電流を流しにくくする。
この結果、オフ状態下では、ｄｖ／ｄｔ耐量は極めてよ
くなる。
くなる。
このようなことから静電容量性素子５の容量値を等価的
に大きくしてトランジスタ４のベース電流を増しても、
第２図の従来例のようにＰＮＰＮスイッチ１の第２接合
（Ｎ１、Ｐ２）に流れる過渡電流の増加がないため高ｄ
ｖ／ｄｔ耐量が得られる。
に大きくしてトランジスタ４のベース電流を増しても、
第２図の従来例のようにＰＮＰＮスイッチ１の第２接合
（Ｎ１、Ｐ２）に流れる過渡電流の増加がないため高ｄ
ｖ／ｄｔ耐量が得られる。
なお、蓄積電荷の放電ダイオード７はダイオード素子で
なくとも抵抗でもよい。
なくとも抵抗でもよい。
これはＰＮＰＮスイッチ１のＰ１、Ｎ１接合順方向電圧
よりトランジスタ６のベースエミツタ間電圧が低いとア
ノードＡからトランジスタ６のベース電流として流れる
のを防止するためにダイオード７の順方向電圧降下をも
たせたものである。
よりトランジスタ６のベースエミツタ間電圧が低いとア
ノードＡからトランジスタ６のベース電流として流れる
のを防止するためにダイオード７の順方向電圧降下をも
たせたものである。
したがって、ダイオード７としてはダイオード順方向電
圧分を抵抗で電圧降下できる値に設定すれはよい。
圧分を抵抗で電圧降下できる値に設定すれはよい。
また、第４図において電荷放電ダイオードの出力端子５
３をトランジスタ６のエミツク端子５１に接続しても同
等の特性が得られるが、この場合にはトランジスタ４の
エミツク・ベース間耐圧をＰＮＰＮスイッチ１の耐圧と
同じくしなければならない欠点がある。
３をトランジスタ６のエミツク端子５１に接続しても同
等の特性が得られるが、この場合にはトランジスタ４の
エミツク・ベース間耐圧をＰＮＰＮスイッチ１の耐圧と
同じくしなければならない欠点がある。
これに対して第４図に示す本発明ではトランジスタ４の
エミツタ・ベース間耐圧はＰＮＰＮスイッチのＮ１、Ｐ
１接合部の耐圧で補償することができる利点がある。
エミツタ・ベース間耐圧はＰＮＰＮスイッチのＮ１、Ｐ
１接合部の耐圧で補償することができる利点がある。
第５図は本発明の半導体スイッチの第２の実施例を示す
。
。
同図の回路は静電容量性素子５をダイオード７，８．９
で構成したもので、ダイオード８は、順接合静電容量を
利用し、ＰＮＰＮスイッチ１のアノードＡに急激な電圧
が印加された場合その過渡電流をトランジスタ４のベー
スに流すために静電容量性素子として用いている。
で構成したもので、ダイオード８は、順接合静電容量を
利用し、ＰＮＰＮスイッチ１のアノードＡに急激な電圧
が印加された場合その過渡電流をトランジスタ４のベー
スに流すために静電容量性素子として用いている。
ダイオード９はＰＮＰＮスイッチ１のアノードＡ、カソ
ードＫ間に逆電圧が印加された場合にトランジスタ４の
ベース・エミツク間逆耐圧を保護するために挿入したも
ので、これがないと高耐圧用半導体スイッチとして用い
ることができない。
ードＫ間に逆電圧が印加された場合にトランジスタ４の
ベース・エミツク間逆耐圧を保護するために挿入したも
ので、これがないと高耐圧用半導体スイッチとして用い
ることができない。
ダイオード７は第４図の回路と同様に静電容量性素子５
内に蓄積された電荷を放電させるためのダイオードであ
る。
内に蓄積された電荷を放電させるためのダイオードであ
る。
すなわち、ダイオード８および９がそれぞれ逆方向に直
列に接続されているため、その接続点に蓄積された電荷
を放電させるものである。
列に接続されているため、その接続点に蓄積された電荷
を放電させるものである。
このような構成により静電容量性素子５の値を大きくし
ても第２図で説明したようなＰＮＰＮスイッチの第２接
合Ｎ１、Ｐ２部に流れる過渡電流の増加はなく、スイッ
チの高ゲート点弧感度を保ちながらｄｖ／ｄｔ耐量の向
上を図ることができ、かつ半導体集積化を図る場合に特
に有利な半導体スイッチが得られる。
ても第２図で説明したようなＰＮＰＮスイッチの第２接
合Ｎ１、Ｐ２部に流れる過渡電流の増加はなく、スイッ
チの高ゲート点弧感度を保ちながらｄｖ／ｄｔ耐量の向
上を図ることができ、かつ半導体集積化を図る場合に特
に有利な半導体スイッチが得られる。
第１図は従来のｄｖ／ｄｔ耐量を高めた半導体スイッチ
の１例を示す図、第２図は従来のｄｖ／ｄｔ耐量とゲー
ト点弧感度を向上させた半導体スイッチの例を示す図、
第３図は本発明による半導体スイツチのブ吊ツク図、第
４図は本発明による半導体スイッチの第１の具体的な実
施例を示す図、第５図は本発明による半導体スイッチの
第２の具体的な実施例を示す図である。 １・・・半導体スイッチ素子、３・・・電子スイッチ、
５・・・静電容量性素子。
の１例を示す図、第２図は従来のｄｖ／ｄｔ耐量とゲー
ト点弧感度を向上させた半導体スイッチの例を示す図、
第３図は本発明による半導体スイツチのブ吊ツク図、第
４図は本発明による半導体スイッチの第１の具体的な実
施例を示す図、第５図は本発明による半導体スイッチの
第２の具体的な実施例を示す図である。 １・・・半導体スイッチ素子、３・・・電子スイッチ、
５・・・静電容量性素子。
Claims (1)
- 【特許請求の範囲】 １ Ｐ型エミツタＰ１とＮ型ベースＮ１とＰ型ベースＰ
２及びＮ型エミツクＮ２の４層構造からなる半導体スイ
ッチ素子と、該スイッチ素子の上記Ｐ型ベースＰ２とＮ
型エミツクＮ２との間に設けられた電子スイッチと、該
電子スイッチの制御端子と上記半導体スイッチ素子のＰ
型エミツクとの間に設けられると共に、逆接続された２
つのＰＮ接合部分を有し、その中点が上記半導体スイッ
チ素子のＮ型ベースＮ１に接続されてなる静電容量性素
子とを備えると共に、該静電容量性素子を通して流れる
過渡電流により上記電子スイッチの制御を行い、且つ該
静電容量性素子に過渡的に蓄積された電荷を上記半導体
スイッチ素子がオンした状態でＮ型ベースＮ１に放電さ
せるようにした半導体スイッチ回路。 ２ 上記静電容量性素子をＰＮＰトランジスタにより構
成し、且つ該トランジスタのエミッタは上記半導体スイ
ッチ素子のＰ型エミツタ側に接続せしめる端子とし、コ
レクタを上記電子スイッチ側に接続せしめる端子とし、
該トランジスタのベースをもって上記中点とせしめ、該
中点となるベースよりダイオード又は抵抗を介して導出
された端子をもって上記半導体スイッチ素子のＮ型ベー
スＮ１への放電用の端子として形成せしめた特許請求の
範囲第１項記載の半導体スイッチ回路。 ３ 上記静電容量性素子を２つの逆方向に接続されたダ
イオードをもって形成し、該ダイオード間の中点より第
３のダイオードを介して得られる端子を上記半導体スイ
ッチ素子のＮ型ベースＮ１への放電用端子として形成せ
しめた特許請求の範囲第１項記載の半導体スイッチ回路
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6769878A JPS585608B2 (ja) | 1978-06-07 | 1978-06-07 | 半導体スイツチ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6769878A JPS585608B2 (ja) | 1978-06-07 | 1978-06-07 | 半導体スイツチ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS54159159A JPS54159159A (en) | 1979-12-15 |
| JPS585608B2 true JPS585608B2 (ja) | 1983-02-01 |
Family
ID=13352425
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6769878A Expired JPS585608B2 (ja) | 1978-06-07 | 1978-06-07 | 半導体スイツチ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS585608B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5741039A (en) * | 1980-08-25 | 1982-03-06 | Hitachi Ltd | Semiconductor switching circuit |
-
1978
- 1978-06-07 JP JP6769878A patent/JPS585608B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS54159159A (en) | 1979-12-15 |
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