JPS585610B2 - ソリッドステ−トリレ−の入力回路 - Google Patents
ソリッドステ−トリレ−の入力回路Info
- Publication number
- JPS585610B2 JPS585610B2 JP53127623A JP12762378A JPS585610B2 JP S585610 B2 JPS585610 B2 JP S585610B2 JP 53127623 A JP53127623 A JP 53127623A JP 12762378 A JP12762378 A JP 12762378A JP S585610 B2 JPS585610 B2 JP S585610B2
- Authority
- JP
- Japan
- Prior art keywords
- solid state
- state relay
- input
- input circuit
- emitting diode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 239000007787 solid Substances 0.000 title claims description 18
- 239000003990 capacitor Substances 0.000 claims description 9
- 230000007257 malfunction Effects 0.000 description 6
- 238000010586 diagram Methods 0.000 description 5
- 230000000630 rising effect Effects 0.000 description 4
- 230000003111 delayed effect Effects 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/78—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used using opto-electronic devices, i.e. light-emitting and photoelectric devices electrically- or optically-coupled
Landscapes
- Electronic Switches (AREA)
- Manipulation Of Pulses (AREA)
Description
【発明の詳細な説明】
この発明はソリッドステートリレーの入力回路に関する
ものである。
ものである。
従来のフォトアイソレータ型のソリッドステートリレー
の入力回路は、第１図に示すように、入力抵抗Ｒ１と発
光ダイオードＤｈの直列回路体から構成されていて、直
流電源ＥｉがスイッチＳＷを介して接続されている。
の入力回路は、第１図に示すように、入力抵抗Ｒ１と発
光ダイオードＤｈの直列回路体から構成されていて、直
流電源ＥｉがスイッチＳＷを介して接続されている。
この発光ダイオードＤｈは、抵抗ＲＤ分と容量ＣＤ分と
を含むため、スイッチＳＷのオンオフによって直列回路
体（Ｒｉ，Ｄｈ）に第２図Ａに示すような電圧を加える
と両端の電圧ＶＤｈが第２図Ｂに示すように時定数ＣＤ
Ｒｉの立上り（電流ｉ１による）と時定数ＣＤＲＤの立
下り（電流ｉ２による）をもつ。
を含むため、スイッチＳＷのオンオフによって直列回路
体（Ｒｉ，Ｄｈ）に第２図Ａに示すような電圧を加える
と両端の電圧ＶＤｈが第２図Ｂに示すように時定数ＣＤ
Ｒｉの立上り（電流ｉ１による）と時定数ＣＤＲＤの立
下り（電流ｉ２による）をもつ。
このようなソリツドステートリレーの入力回路は、立上
りの時定数ＣＤＲｉが小さい場合、第３図Ａに示すよう
なパルス状雑音が加えられたときに発光ダイオードＤｈ
の両端の電圧ＶＤｈが第３図Ｂに示すように速応してソ
リツドステートリレーが誤動作する。
りの時定数ＣＤＲｉが小さい場合、第３図Ａに示すよう
なパルス状雑音が加えられたときに発光ダイオードＤｈ
の両端の電圧ＶＤｈが第３図Ｂに示すように速応してソ
リツドステートリレーが誤動作する。
また、入力抵抗Ｒｉを高くして立上りの時定数ＣＤＲｉ
を大きくした場合、第４図Ａに示すようなパルス状雑音
が加えられたときに発光ダイオードＤｈの両端の電圧Ｖ
Ｄｈが第４図Ｂに示すように遅応してソリッドステート
リレーの誤動作はなくなるが、入力抵抗Ｒ１が高いため
に動作開始入力電圧が高くなるという欠点がある。
を大きくした場合、第４図Ａに示すようなパルス状雑音
が加えられたときに発光ダイオードＤｈの両端の電圧Ｖ
Ｄｈが第４図Ｂに示すように遅応してソリッドステート
リレーの誤動作はなくなるが、入力抵抗Ｒ１が高いため
に動作開始入力電圧が高くなるという欠点がある。
さらに、発光ダイオードＤｈの容量ＣＤ分を大きくして
立上りの時定数ＣＤＲｉを大きくした場合、第４図Ａに
示すようなパルス状雑音が加えられたときに発光ダイオ
ードＤｈの両端の電圧ＶＤｈが第４図Ｂに示すように遅
応してソリツドステートリレーの誤動作はなくなるが、
容量ＣＤ分の増大により立下りの時定数ＣＤＲＤが大き
くなるため入力電圧をオフにしてもソリッドステートリ
レーがすぐには動作を停止せず遅れ時間をもって停止す
るという欠点があり、特にゼロクロス機能を付加したソ
リツドステートリレーにおいて１／２サイクルの遅れ時
間を持つことになる。
立上りの時定数ＣＤＲｉを大きくした場合、第４図Ａに
示すようなパルス状雑音が加えられたときに発光ダイオ
ードＤｈの両端の電圧ＶＤｈが第４図Ｂに示すように遅
応してソリツドステートリレーの誤動作はなくなるが、
容量ＣＤ分の増大により立下りの時定数ＣＤＲＤが大き
くなるため入力電圧をオフにしてもソリッドステートリ
レーがすぐには動作を停止せず遅れ時間をもって停止す
るという欠点があり、特にゼロクロス機能を付加したソ
リツドステートリレーにおいて１／２サイクルの遅れ時
間を持つことになる。
したがって、この発明の目的は、ソリツドステートリレ
ーの動作開始入力電圧が高くなることなく、しかもソリ
ッドステートリレーが動作停止に遅れ時間をもつことな
く、パルス状雑音によるソリツドステートリレーの誤動
作をなくすことができるソリツドステートリレーの入力
回路を提供することである。
ーの動作開始入力電圧が高くなることなく、しかもソリ
ッドステートリレーが動作停止に遅れ時間をもつことな
く、パルス状雑音によるソリツドステートリレーの誤動
作をなくすことができるソリツドステートリレーの入力
回路を提供することである。
この発明の一実施例を第５図に示す。
すなわち、このソリツドステートリレーの入力回路は、
入力抵抗Ｒｉと発光ダイオードＤｈの直列回路体にダイ
オードＤ１と大容量のコンデンサＣ１の直列回路体を直
列接続し、コンデンサＣ１に高い抵抗値を有する抵抗Ｒ
１を並列接続し、これらの回路体（Ｒｉ，Ｄｈ，Ｄ１，
Ｃ１，Ｒ１）に抵抗Ｒ２を直列接続したもののである。
入力抵抗Ｒｉと発光ダイオードＤｈの直列回路体にダイ
オードＤ１と大容量のコンデンサＣ１の直列回路体を直
列接続し、コンデンサＣ１に高い抵抗値を有する抵抗Ｒ
１を並列接続し、これらの回路体（Ｒｉ，Ｄｈ，Ｄ１，
Ｃ１，Ｒ１）に抵抗Ｒ２を直列接続したもののである。
この実施例のソリッドステートリレーの入力回路は、ス
イッチＳＷのオンオフにより第６図Ａに示すような電圧
が加えられた場合、発光ダイオードＤｈの両端の電圧Ｖ
Ｄｈが第６図Ｂに示すように時定数Ｃ１Ｒ２の立上りと
時定数ＣＤＲＤの立下りをもつ。
イッチＳＷのオンオフにより第６図Ａに示すような電圧
が加えられた場合、発光ダイオードＤｈの両端の電圧Ｖ
Ｄｈが第６図Ｂに示すように時定数Ｃ１Ｒ２の立上りと
時定数ＣＤＲＤの立下りをもつ。
詳しく説明すると、スイッチＳＷをオンにしたときには
、発光ダイオードＤｈの両端の電圧ＶＤｈは略Ｃ１Ｒ２
の時定数で立上り（電流ｉ３による）、コンデンサＣ１
の容量が大きいため時定数Ｃ１Ｒ２が大きくなりパルス
状雑音によるソリツドステートリレーの誤動作はなくな
る。
、発光ダイオードＤｈの両端の電圧ＶＤｈは略Ｃ１Ｒ２
の時定数で立上り（電流ｉ３による）、コンデンサＣ１
の容量が大きいため時定数Ｃ１Ｒ２が大きくなりパルス
状雑音によるソリツドステートリレーの誤動作はなくな
る。
この時定数Ｃ１Ｒ２の増大は入力抵抗Ｒｉおよび抵抗Ｒ
２を変化させることなく行えるので動作開始入力電圧が
高くなることはない。
２を変化させることなく行えるので動作開始入力電圧が
高くなることはない。
また、スイッチＳＷをオフにしたときには、ダイオード
Ｄ１によりコンデンサＣ１の電荷の入力抵抗Ｒｉおよび
発光ダイオードＤｈを通した放電が阻止されてコンデン
サＣ１の電荷が抵抗Ｒ１によって放電される（電流ｉ４
）とともに容量ＣＤの電荷が抵抗ＲＤによって放電され
る（電流ｉ５）ので、発光ダイオードＤｈの両端の電圧
ＶＤｈは小さい時定数ＣＤＲＤをもつことになりスイッ
チＳＷのオフとほとんど同時にソリツドステートリレー
が動作を停止することになる。
Ｄ１によりコンデンサＣ１の電荷の入力抵抗Ｒｉおよび
発光ダイオードＤｈを通した放電が阻止されてコンデン
サＣ１の電荷が抵抗Ｒ１によって放電される（電流ｉ４
）とともに容量ＣＤの電荷が抵抗ＲＤによって放電され
る（電流ｉ５）ので、発光ダイオードＤｈの両端の電圧
ＶＤｈは小さい時定数ＣＤＲＤをもつことになりスイッ
チＳＷのオフとほとんど同時にソリツドステートリレー
が動作を停止することになる。
以上のように、この発明のソリッドステートリレーの入
力回路は、ソリツドステートリレーの動作開始入力電圧
を高くすることなく、しかもソリッドステートリレーが
動作停止に遅れ時間をもつことなく、パルス状雑音によ
る誤動作をなくすことができるという効果がある。
力回路は、ソリツドステートリレーの動作開始入力電圧
を高くすることなく、しかもソリッドステートリレーが
動作停止に遅れ時間をもつことなく、パルス状雑音によ
る誤動作をなくすことができるという効果がある。
第１図は従来のソリッドステートリレーの入力回路の回
路図、第２図ないし第４図はその入出力波形図、第５図
はこの発明の一実施例の回路図、第６図はその入出力波
形図である。 Ｒｉ・・・・・・入力抵抗、Ｒ１、Ｒ２、ＲＤ・・・・
・・抵抗、Ｃ１・・・・・・コンデンサ、ＣＤ・・・・
・・容量、Ｄｈ・・・・・・発光ダイオード、Ｄ１・・
・・・・ダイオード。
路図、第２図ないし第４図はその入出力波形図、第５図
はこの発明の一実施例の回路図、第６図はその入出力波
形図である。 Ｒｉ・・・・・・入力抵抗、Ｒ１、Ｒ２、ＲＤ・・・・
・・抵抗、Ｃ１・・・・・・コンデンサ、ＣＤ・・・・
・・容量、Ｄｈ・・・・・・発光ダイオード、Ｄ１・・
・・・・ダイオード。
Claims (1)
- １ 入力抵抗と発光ダイオードの直列回路体にダイオー
ドとコンデンサの直列回路体を並列接続し前記コンデン
サに第１の抵抗を並列接続し、これらの回路体に第２の
抵抗を直列接続したソリツドステートリレーの入力回路
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53127623A JPS585610B2 (ja) | 1978-10-14 | 1978-10-14 | ソリッドステ−トリレ−の入力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53127623A JPS585610B2 (ja) | 1978-10-14 | 1978-10-14 | ソリッドステ−トリレ−の入力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5552639A JPS5552639A (en) | 1980-04-17 |
| JPS585610B2 true JPS585610B2 (ja) | 1983-02-01 |
Family
ID=14964656
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP53127623A Expired JPS585610B2 (ja) | 1978-10-14 | 1978-10-14 | ソリッドステ−トリレ−の入力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS585610B2 (ja) |
-
1978
- 1978-10-14 JP JP53127623A patent/JPS585610B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5552639A (en) | 1980-04-17 |
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