JPH05292735A - 降圧型スイッチングレギュレータ - Google Patents
降圧型スイッチングレギュレータInfo
- Publication number
- JPH05292735A JPH05292735A JP9303392A JP9303392A JPH05292735A JP H05292735 A JPH05292735 A JP H05292735A JP 9303392 A JP9303392 A JP 9303392A JP 9303392 A JP9303392 A JP 9303392A JP H05292735 A JPH05292735 A JP H05292735A
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- Japan
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- voltage
- circuit
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- Control Of Voltage And Current In General (AREA)
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Abstract
(57)【要約】
【目的】 降圧型スイッチングレギュレータ制御用ＩＣ
の消費電流を低減させる。 【構成】 発振回路の正電源を降圧型スイッチングレギ
ュレータの出力電圧端子２から供給し、かつスイッチン
グトランジスタ３と同極性のトランジスタ１５をスイッ
チングトランジスタ３と並列に接続し、同極性のトラン
ジスタ１５のゲートを、基準電圧回路９の出力端子を一
方の入力とし出力電圧端子２に接続されたブリーダ抵抗
の一部から出力される電圧端子を他方の入力とするコン
パレータ１６の出力で駆動する。
の消費電流を低減させる。 【構成】 発振回路の正電源を降圧型スイッチングレギ
ュレータの出力電圧端子２から供給し、かつスイッチン
グトランジスタ３と同極性のトランジスタ１５をスイッ
チングトランジスタ３と並列に接続し、同極性のトラン
ジスタ１５のゲートを、基準電圧回路９の出力端子を一
方の入力とし出力電圧端子２に接続されたブリーダ抵抗
の一部から出力される電圧端子を他方の入力とするコン
パレータ１６の出力で駆動する。
Description
【０００１】
【産業上の利用分野】本願発明は、降圧型スイッチング
レギュレータに関する。
レギュレータに関する。
【０００２】
【従来の技術】従来の降圧型スイッチングレギュレータ
の回路構成を図２に示す。正電源入力端子１と出力電圧
端子２との間に、スイッチングトランジスタ３とインダ
クタ４が接続され、その接続点と接地点間にダイオード
５が接続されている。これは、チョッパ型の降圧スイッ
チングレギュレータと呼ばれる。出力端子電圧を制御す
るために、出力電圧端子２と接地点間にブリーダ抵抗
６、７が接続され、その接続点は、誤差増幅器８の入力
端子に接続されている。また、上記誤差増幅器８の他方
の入力端子には、基準電圧回路９の出力端子が接続され
ている。さらに、上記誤差増幅器８の出力端子は、発振
回路１０の出力端子を他方の入力端子とするＮＡＮＤ回
路１１の一方の入力端子に接続されている。
の回路構成を図２に示す。正電源入力端子１と出力電圧
端子２との間に、スイッチングトランジスタ３とインダ
クタ４が接続され、その接続点と接地点間にダイオード
５が接続されている。これは、チョッパ型の降圧スイッ
チングレギュレータと呼ばれる。出力端子電圧を制御す
るために、出力電圧端子２と接地点間にブリーダ抵抗
６、７が接続され、その接続点は、誤差増幅器８の入力
端子に接続されている。また、上記誤差増幅器８の他方
の入力端子には、基準電圧回路９の出力端子が接続され
ている。さらに、上記誤差増幅器８の出力端子は、発振
回路１０の出力端子を他方の入力端子とするＮＡＮＤ回
路１１の一方の入力端子に接続されている。
【０００３】上記ＮＡＮＤ回路１１の出力端子は、スイ
ッチングトランジスタ３のゲートに接続されている。通
常、スイッチングトランジスタ３、ブリーダ抵抗６、
７、誤差増幅器８、基準電圧回路９、発振回路１０、Ｎ
ＡＮＤ回路１１は、１チップ化されてスイッチングトラ
ンジスタ制御用ＩＣとして提供されている。
ッチングトランジスタ３のゲートに接続されている。通
常、スイッチングトランジスタ３、ブリーダ抵抗６、
７、誤差増幅器８、基準電圧回路９、発振回路１０、Ｎ
ＡＮＤ回路１１は、１チップ化されてスイッチングトラ
ンジスタ制御用ＩＣとして提供されている。
【０００４】そして、上記降圧型スイッチングレギュレ
ータを構成している誤差増幅器８、基準電圧回路９、Ｎ
ＡＮＤ回路１１、さらには消費電流の大きい発振回路１
０の正電源電圧も、正電源入力端子１から入力される電
圧によって駆動されている。
ータを構成している誤差増幅器８、基準電圧回路９、Ｎ
ＡＮＤ回路１１、さらには消費電流の大きい発振回路１
０の正電源電圧も、正電源入力端子１から入力される電
圧によって駆動されている。
【０００５】
【発明が解決しようとする課題】上述したように、発振
回路は消費電流が大きいので、従来の降圧型スイッチン
グレギュレータの消費電流の大きな部分を占めている。
そこで、上記発振回路の消費電流の軽減が要求されてい
た。一般に、ＣＭＯＳで構成された発振回路の消費電流
は、発振周波数ｆとゲート容量Ｃと正電源入力電圧Ｖと
の積で表される。
回路は消費電流が大きいので、従来の降圧型スイッチン
グレギュレータの消費電流の大きな部分を占めている。
そこで、上記発振回路の消費電流の軽減が要求されてい
た。一般に、ＣＭＯＳで構成された発振回路の消費電流
は、発振周波数ｆとゲート容量Ｃと正電源入力電圧Ｖと
の積で表される。
【０００６】すなわち、発振周波数がきまれば、正電源
入力電圧Ｖに比例することになる。本願発明は、上記の
点に着目して、入力電源上述のように正電源入力端子１
から供給されている従来の発振回路１０の電圧を、より
低電圧である出力電圧端子からとることにより低消費電
流化を目的とするものである。さらに、正電源投入時
の、出力電圧端子の電圧が零の状態でも発振回路が瞬時
に動作を開始するようにした降圧型スイッチングレギュ
レータを提供することを目的とする。
入力電圧Ｖに比例することになる。本願発明は、上記の
点に着目して、入力電源上述のように正電源入力端子１
から供給されている従来の発振回路１０の電圧を、より
低電圧である出力電圧端子からとることにより低消費電
流化を目的とするものである。さらに、正電源投入時
の、出力電圧端子の電圧が零の状態でも発振回路が瞬時
に動作を開始するようにした降圧型スイッチングレギュ
レータを提供することを目的とする。
【０００７】
【課題を解決するための手段】本願発明が、上記目的を
実現するために採用した手段は下記のとおりである。降
圧型スイッチングレギュレータのスイッチングトランジ
スタに、これと並列に同極性のトランジスタを接続し、
そのゲートに上記降圧型スイッチングレギュレータに設
けられているブリーダ抵抗の分岐端子と基準電源回路の
出力端子とを、２つの入力端子とするコンパレータの出
力端子を接続したことを特徴とする。
実現するために採用した手段は下記のとおりである。降
圧型スイッチングレギュレータのスイッチングトランジ
スタに、これと並列に同極性のトランジスタを接続し、
そのゲートに上記降圧型スイッチングレギュレータに設
けられているブリーダ抵抗の分岐端子と基準電源回路の
出力端子とを、２つの入力端子とするコンパレータの出
力端子を接続したことを特徴とする。
【０００８】
【作用】上記の構成により、正電源を投入した直後で、
出力端子電圧が零であっても、その状態をコンパレータ
が検知して、並列に接続したトランジスタを駆動して正
電源電圧と出力端子が導通する。そこで、出力電圧端子
は直ちに上昇し発振回路は、正電源電圧よりも低い電圧
で動作する。そこで、降圧型スイッチングレギュレータ
は正常に動作する。
出力端子電圧が零であっても、その状態をコンパレータ
が検知して、並列に接続したトランジスタを駆動して正
電源電圧と出力端子が導通する。そこで、出力電圧端子
は直ちに上昇し発振回路は、正電源電圧よりも低い電圧
で動作する。そこで、降圧型スイッチングレギュレータ
は正常に動作する。
【０００９】
【実施例】本発明の降圧型スイッチングレギュレータの
回路図を図１に示す。正電源入力端子１とスイッチング
トランジスタ３のソースが接続され、そのドレインはイ
ンダクタ４とダイオード５のカソードに接続される。イ
ンダクタ４の他端は、出力電圧端子２となり、その端子
にはブリーダ抵抗６、７、１２とコンデンサ１３が接続
されている。ブリーダ抵抗６と７の接続点は誤差増幅器
８の負入力端子に接続され、その接続点における電圧は
誤差増幅器８の正入力端子に接続されている基準電圧回
路９の電圧と比較される。ブリーダ抵抗６と７の接続点
の電圧が、基準電圧回路９の電圧よりも高い場合には誤
差増幅器８の出力はＬｏｗレベルになり、ＮＡＮＤ回路
１１の出力をＨｉｇｈレベルにする。これによって、Ｎ
ＡＮＤ回路１１の他方の端子に入力される発振回路１０
の発振波形を遮断し、スイッチングトランジスタ３をＯ
ＦＦさせる。この結果、出力電圧端子２の電圧は、正入
力電源電圧と切り離され降下する。
回路図を図１に示す。正電源入力端子１とスイッチング
トランジスタ３のソースが接続され、そのドレインはイ
ンダクタ４とダイオード５のカソードに接続される。イ
ンダクタ４の他端は、出力電圧端子２となり、その端子
にはブリーダ抵抗６、７、１２とコンデンサ１３が接続
されている。ブリーダ抵抗６と７の接続点は誤差増幅器
８の負入力端子に接続され、その接続点における電圧は
誤差増幅器８の正入力端子に接続されている基準電圧回
路９の電圧と比較される。ブリーダ抵抗６と７の接続点
の電圧が、基準電圧回路９の電圧よりも高い場合には誤
差増幅器８の出力はＬｏｗレベルになり、ＮＡＮＤ回路
１１の出力をＨｉｇｈレベルにする。これによって、Ｎ
ＡＮＤ回路１１の他方の端子に入力される発振回路１０
の発振波形を遮断し、スイッチングトランジスタ３をＯ
ＦＦさせる。この結果、出力電圧端子２の電圧は、正入
力電源電圧と切り離され降下する。
【００１０】ここで、発振回路１０の正電源は矢印１４
で示されるように、出力電圧端子２から供給される。さ
らにスイッチングトランジスタ３と並列に同極性のトラ
ンジスタ１５がドレイン同志及びソース同志が接続さ
れ、そのゲートはコンパレータ１６の出力端子に接続さ
れる。コンパレータ１６の負入力端子は基準電圧回路９
と接続され、正入力端子はブリーダ抵抗６と１２の接続
点に接続されている。
で示されるように、出力電圧端子２から供給される。さ
らにスイッチングトランジスタ３と並列に同極性のトラ
ンジスタ１５がドレイン同志及びソース同志が接続さ
れ、そのゲートはコンパレータ１６の出力端子に接続さ
れる。コンパレータ１６の負入力端子は基準電圧回路９
と接続され、正入力端子はブリーダ抵抗６と１２の接続
点に接続されている。
【００１１】降圧型レギュレータは、当然ながら正電源
入力端子１の電圧より、出力電圧端子２の電圧の方が小
さい。したがって、発振回路１０の正電源を出力電圧端
子２から供給すれば、消費電流は印加電圧に比例するこ
とから発振回路１０の消費電流は低減できる。しかし、
正電源入力端子１に電圧を印加した直後は、スイッチン
グトランジスタ３はＯＦＦ状態であり、ゆえに出力電圧
端子２の電圧は零である。この結果、出力電圧端子２か
ら正電源を供給されている発振回路１０は電圧が印加さ
れないため発振が開始されない。すなわち、制御用ＩＣ
の機能をしないことになる。
入力端子１の電圧より、出力電圧端子２の電圧の方が小
さい。したがって、発振回路１０の正電源を出力電圧端
子２から供給すれば、消費電流は印加電圧に比例するこ
とから発振回路１０の消費電流は低減できる。しかし、
正電源入力端子１に電圧を印加した直後は、スイッチン
グトランジスタ３はＯＦＦ状態であり、ゆえに出力電圧
端子２の電圧は零である。この結果、出力電圧端子２か
ら正電源を供給されている発振回路１０は電圧が印加さ
れないため発振が開始されない。すなわち、制御用ＩＣ
の機能をしないことになる。
【００１２】そこで、正電源入力端子１に電圧を印加し
た直後でも制御用ＩＣの機能が働くように設けられたの
がトランジスタ１５とコンパレータ１６である。コンパ
レータ１６の正電源は、正電源入力端子１から供給され
ているため、正電源入力端子１に電圧が印加されればコ
ンパレータ動作を開始する。このとき、基準電圧回路９
の正電源も図示していないが、正電源入力端子１から供
給されるため、その動作を開始する。正電源が入力され
たとき、前述したように出力電圧端子２の電圧は零であ
るため、ブリーダ抵抗６と１２の接続点の電圧も零であ
る。
た直後でも制御用ＩＣの機能が働くように設けられたの
がトランジスタ１５とコンパレータ１６である。コンパ
レータ１６の正電源は、正電源入力端子１から供給され
ているため、正電源入力端子１に電圧が印加されればコ
ンパレータ動作を開始する。このとき、基準電圧回路９
の正電源も図示していないが、正電源入力端子１から供
給されるため、その動作を開始する。正電源が入力され
たとき、前述したように出力電圧端子２の電圧は零であ
るため、ブリーダ抵抗６と１２の接続点の電圧も零であ
る。
【００１３】したがって、コンパレータ１６の出力、す
なわち付加トランジスタ１５のゲート電圧は接地電位に
なる。この結果、トランジスタ１５はＯＮし、正電源入
力端子１と出力電圧端子２との間には、電流パスが形成
され、出力電圧端子２の電圧は上昇する。出力電圧端子
２に電圧が発生すれば、これを正電源とする発振回路１
０は発振を開始する。さらに出力電圧端子２の電圧が上
昇し、ブリーダ抵抗６と１２の接続点の電圧が基準電圧
回路９の出力電圧よりも高くなるとコンパレータ１６は
反転し、その出力は正電源入力端子１の電圧と等しくな
り、トランジスタ１５をＯＦＦさせる。この時点では前
述したように、すでに発振回路１０は発振を開始してい
るため制御用ＩＣの機能が働き、降圧動作を開始してい
る。
なわち付加トランジスタ１５のゲート電圧は接地電位に
なる。この結果、トランジスタ１５はＯＮし、正電源入
力端子１と出力電圧端子２との間には、電流パスが形成
され、出力電圧端子２の電圧は上昇する。出力電圧端子
２に電圧が発生すれば、これを正電源とする発振回路１
０は発振を開始する。さらに出力電圧端子２の電圧が上
昇し、ブリーダ抵抗６と１２の接続点の電圧が基準電圧
回路９の出力電圧よりも高くなるとコンパレータ１６は
反転し、その出力は正電源入力端子１の電圧と等しくな
り、トランジスタ１５をＯＦＦさせる。この時点では前
述したように、すでに発振回路１０は発振を開始してい
るため制御用ＩＣの機能が働き、降圧動作を開始してい
る。
【００１４】なお、ＮＡＮＤ回路１１の正電源は、正電
源入力端子１から供給され、また誤差増幅器８の正電源
は、正電源入力端子１または、出力電圧端子２のどちら
から供給されても本発明を満足するものである。
源入力端子１から供給され、また誤差増幅器８の正電源
は、正電源入力端子１または、出力電圧端子２のどちら
から供給されても本発明を満足するものである。
【００１５】
【発明の効果】以上述べたように本発明によれば、正電
源電圧投入時に、出力電圧端子に電圧を発生させる手段
を設けることにより、出力電圧端子から正電源を供給さ
れている発振回路を起動させることができる。この結
果、発振回路を低電圧で駆動することができるため、消
費電流の小さい降圧型スイッチングレギュレータ制御用
ＩＣを実現できるという効果がある。
源電圧投入時に、出力電圧端子に電圧を発生させる手段
を設けることにより、出力電圧端子から正電源を供給さ
れている発振回路を起動させることができる。この結
果、発振回路を低電圧で駆動することができるため、消
費電流の小さい降圧型スイッチングレギュレータ制御用
ＩＣを実現できるという効果がある。
【図１】本発明の降圧型スイッチングレギュレータの回
路図である。
路図である。
【図２】従来の降圧型スイッチングレギュレータの回路
図である。
図である。
３ スイッチングトランジスタ １０ 発振回路 １５ トランジスタ １６ コンパレータ
Claims (1)
- 【請求項１】 正電源入力端子と出力端子との間に、ス
イッチングトランジスタとインダクタとが直列に接続さ
れた直列回路と、 上記スイッチングトランジスタとインダクタとの接続点
にカソードが接続されアノードが接地されたダイオード
と、上記出力端子と接地間に接続されたブリーダ抵抗
と、上記ブリーダ抵抗の分岐端子と基準電圧回路の出力
端子とを２つの入力端子とする誤差増幅器と、 上記誤差増幅器の出力端子と発振回路の出力端子とを２
つの入力端子とし、出力端子が上記スイッチングトラン
ジスタのゲートに接続されたＮＡＮＤ回路と、からなる
降圧型スイッチングレギュレータにおいて、 上記スイッチングトランジスタには、これと並列に同極
性のトランジスタが接続され、そのゲートには、上記ブ
リーダ抵抗の分岐端子と基準電源回路の出力端子とを２
つの入力端子とするコンパレータの出力端子が接続され
ていることを特徴とする降圧型スイッチングレギュレー
タ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9303392A JPH05292735A (ja) | 1992-04-13 | 1992-04-13 | 降圧型スイッチングレギュレータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9303392A JPH05292735A (ja) | 1992-04-13 | 1992-04-13 | 降圧型スイッチングレギュレータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05292735A true JPH05292735A (ja) | 1993-11-05 |
Family
ID=14071187
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9303392A Pending JPH05292735A (ja) | 1992-04-13 | 1992-04-13 | 降圧型スイッチングレギュレータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05292735A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5670866A (en) * | 1994-11-28 | 1997-09-23 | Sharp Kabushiki Kaisha | Chopper-type regulator circuit and chopper-type regulator IC |
| KR100570721B1 (ko) * | 1997-09-22 | 2006-09-22 | 세이코 인스트루 가부시키가이샤 | 작은부하에서효율을향상시킬수있는스위칭레귤레이터 |
| JP2007236051A (ja) * | 2006-02-28 | 2007-09-13 | Matsushita Electric Ind Co Ltd | スイッチングレギュレータ |
| JP2009130972A (ja) * | 2007-11-20 | 2009-06-11 | Ricoh Co Ltd | スイッチングレギュレータ |
-
1992
- 1992-04-13 JP JP9303392A patent/JPH05292735A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5670866A (en) * | 1994-11-28 | 1997-09-23 | Sharp Kabushiki Kaisha | Chopper-type regulator circuit and chopper-type regulator IC |
| US5838147A (en) * | 1994-11-28 | 1998-11-17 | Sharp Kabushiki Kaisha | IC wherein a chopper-type buck regulator PNP switch supplies base current to the load |
| KR100570721B1 (ko) * | 1997-09-22 | 2006-09-22 | 세이코 인스트루 가부시키가이샤 | 작은부하에서효율을향상시킬수있는스위칭레귤레이터 |
| JP2007236051A (ja) * | 2006-02-28 | 2007-09-13 | Matsushita Electric Ind Co Ltd | スイッチングレギュレータ |
| JP2009130972A (ja) * | 2007-11-20 | 2009-06-11 | Ricoh Co Ltd | スイッチングレギュレータ |
| US8278901B2 (en) | 2007-11-20 | 2012-10-02 | Ricoh Company, Ltd. | Switching regulator configured to detect, and compensate for, decrease in output voltage |
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