JPS5856213A - クロック再生方式 - Google Patents
クロック再生方式Info
- Publication number
- JPS5856213A JPS5856213A JP15370581A JP15370581A JPS5856213A JP S5856213 A JPS5856213 A JP S5856213A JP 15370581 A JP15370581 A JP 15370581A JP 15370581 A JP15370581 A JP 15370581A JP S5856213 A JPS5856213 A JP S5856213A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- output
- signal
- input
- digital code
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
- G11B20/14—Digital recording or reproducing using self-clocking codes
- G11B20/1403—Digital recording or reproducing using self-clocking codes characterised by the use of two levels
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/04—Speed or phase control by synchronisation signals
- H04L7/041—Speed or phase control by synchronisation signals using special codes as synchronising signal
- H04L7/042—Detectors therefor, e.g. correlators, state machines
Landscapes
- Engineering & Computer Science (AREA)
- Signal Processing (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はデジタル符号の記録再生時のクロック再生方式
に関するものである。
に関するものである。
データ再生のためにはデジタル入力信号と同期したクロ
ック信号を再生することが必要である。このようなりロ
ック信号を得る方法として、発振器をもちいた調歩式の
場合、第１図のブロック図に示すシステムが考慮される
。１はＮ／Ｉ’の周波数で発振する発振回路、２は１の
出力をＡ分周する分周回路、３は分周回路２の出力でデ
ータ再生に使用される周波数１／７′のクロック信号、
４は２値化されたデータ入力信号の入力端子、５は遅延
回路、６は入力端子４と遅延回路５の出力を入力とする
排他的ＯＲ回路で、その出力は分周回路２のリセット信
号に供される。
ック信号を再生することが必要である。このようなりロ
ック信号を得る方法として、発振器をもちいた調歩式の
場合、第１図のブロック図に示すシステムが考慮される
。１はＮ／Ｉ’の周波数で発振する発振回路、２は１の
出力をＡ分周する分周回路、３は分周回路２の出力でデ
ータ再生に使用される周波数１／７′のクロック信号、
４は２値化されたデータ入力信号の入力端子、５は遅延
回路、６は入力端子４と遅延回路５の出力を入力とする
排他的ＯＲ回路で、その出力は分周回路２のリセット信
号に供される。
次に第１図に示す構成による動作を第２図を参照して説
明する。ここでＴは入力信号１ビツトの正しい周期でか
つ最も発生頻度の高く、パルス幅最小のエレメント長と
する。（、（ｌを入力端子４の入力信号とするとき、に
）は排他的ＯＲ回路６の出力で、（○はクロック信号３
である。しかるＫ（勾に示すごとく時刻ｔ１にて正規の
位置より後方へ偏位した信号を入力端子４の入力信号と
するとき乃）は排他的ＯＲ回路乙の出力で、（Ｆ）がク
ロック信号３となる。
明する。ここでＴは入力信号１ビツトの正しい周期でか
つ最も発生頻度の高く、パルス幅最小のエレメント長と
する。（、（ｌを入力端子４の入力信号とするとき、に
）は排他的ＯＲ回路６の出力で、（○はクロック信号３
である。しかるＫ（勾に示すごとく時刻ｔ１にて正規の
位置より後方へ偏位した信号を入力端子４の入力信号と
するとき乃）は排他的ＯＲ回路乙の出力で、（Ｆ）がク
ロック信号３となる。
すなわち記録再生における雑音や各種ひずみによって入
力信号の各工ｌ／メントの幅が長く１つだシ短くなった
シする。いはｔ、〜ｔ２にてエレメントが長くなる例で
アシ、（ハ）に影響が及びデータ再生が誤る可能性が生
ずる。
力信号の各工ｌ／メントの幅が長く１つだシ短くなった
シする。いはｔ、〜ｔ２にてエレメントが長くなる例で
アシ、（ハ）に影響が及びデータ再生が誤る可能性が生
ずる。
本発明の目的は入力信号の上記ひずみに関係なく安定な
りロック信号を再生するクロック再生方式全提供するこ
とにおる。
りロック信号を再生するクロック再生方式全提供するこ
とにおる。
このため本発明は入力信号がひずみを受けたか否か全変
調規約に基づき検査を行い、入力信号が正當であったと
きのみ分周回路のリセット信号として使うことにある。
調規約に基づき検査を行い、入力信号が正當であったと
きのみ分周回路のリセット信号として使うことにある。
以下この発明全図示する実施例につｈて詳細に説明する
。第３図はこの発明の１実施例の構成を示すためのブロ
ック図であって、１２はデータ入力信号の入力端子、１
６はデータ入力端子１２を人力とするＴ、ＴおよびＴの
パルス幅全検出する３Ａ’１段のシフトレジスタ回路、
ｉ４，１６ｉｔ入力としてＮ１個もち、すべて人力が“
０”でおるとき１＃を出力する論理回路、１５はＮ１個
の入力をもち、入力がすべて１′であるとき１”を出力
する論理回路、１７は論理回路１４．１５．１６の出力
全入力とし、入力がすべて１″であるとき”１＃全出力
するアンド回路、７はＮｏ／Ｉ’なる周波数で発振する
発振回路、８は発振回路７の出力を入力とする分周比Ｎ
。Ａの分周回路、９は分周回路８の出力を入力とする分
局比Ｎ１の分周回路、１Ωは分周回路８の出力でシフト
レジスタ回路１５を駆動させる周波数Ｎ１／Ｔの信号、
１１は分周回路９の出力でデータ再生に使用され周波数
１／７′なるクロック信号で、アンド回路１７の出力は
分周回路８，９のそれぞれの分周回路のりセント信号に
供される。
。第３図はこの発明の１実施例の構成を示すためのブロ
ック図であって、１２はデータ入力信号の入力端子、１
６はデータ入力端子１２を人力とするＴ、ＴおよびＴの
パルス幅全検出する３Ａ’１段のシフトレジスタ回路、
ｉ４，１６ｉｔ入力としてＮ１個もち、すべて人力が“
０”でおるとき１＃を出力する論理回路、１５はＮ１個
の入力をもち、入力がすべて１′であるとき１”を出力
する論理回路、１７は論理回路１４．１５．１６の出力
全入力とし、入力がすべて１″であるとき”１＃全出力
するアンド回路、７はＮｏ／Ｉ’なる周波数で発振する
発振回路、８は発振回路７の出力を入力とする分周比Ｎ
。Ａの分周回路、９は分周回路８の出力を入力とする分
局比Ｎ１の分周回路、１Ωは分周回路８の出力でシフト
レジスタ回路１５を駆動させる周波数Ｎ１／Ｔの信号、
１１は分周回路９の出力でデータ再生に使用され周波数
１／７′なるクロック信号で、アンド回路１７の出力は
分周回路８，９のそれぞれの分周回路のりセント信号に
供される。
次に第３図に示す構成による動作を第４図、を参照して
説明する。功を入力端子１２０入力信号・とするとき、
アンド回路１７の出力はに）となり、（１１がクロック
信号１１となる。Ｃ）はｔｌにて正規の位置より後方へ
偏位して因るが、アンド回路１７の出力はなく、分周回
路８，９はリセットされなく、それ以前のままの位相の
１まクロック信号１１は保持される。ｔ２〜ｔ３の間（
Ｇ）が”０″であることを論理回路１６が検出し、ｔ３
〜ｔ４の間Ｄ） ｄＦ １”であることを論理回路１５
が検出し、ｔ４〜らの間β）が“０”であることを論理
回路１４が検出するので、’ｌでアンド回路１７が出力
され、分周回路８゜９がリセットされることになるが、
クロック信号１１はそれ以前の位相とほぼ同相となり、
クロック信号１１がさらに保持され、次のアンド回路１
７の出力が来るまで、分周回路８，９０分周回路によっ
て継続される。
説明する。功を入力端子１２０入力信号・とするとき、
アンド回路１７の出力はに）となり、（１１がクロック
信号１１となる。Ｃ）はｔｌにて正規の位置より後方へ
偏位して因るが、アンド回路１７の出力はなく、分周回
路８，９はリセットされなく、それ以前のままの位相の
１まクロック信号１１は保持される。ｔ２〜ｔ３の間（
Ｇ）が”０″であることを論理回路１６が検出し、ｔ３
〜ｔ４の間Ｄ） ｄＦ １”であることを論理回路１５
が検出し、ｔ４〜らの間β）が“０”であることを論理
回路１４が検出するので、’ｌでアンド回路１７が出力
され、分周回路８゜９がリセットされることになるが、
クロック信号１１はそれ以前の位相とほぼ同相となり、
クロック信号１１がさらに保持され、次のアンド回路１
７の出力が来るまで、分周回路８，９０分周回路によっ
て継続される。
以上のように本発明によれば従来の大きな問題であった
入力デジタル信号に常に同期したクロック信号が容易に
得られ、かつ最も発生頻度ｏ高いＴ、ＴおよびＴのパル
ス＠を検査するので、最小段のシフトレジスタの構成で
済み、上記クロック信号から復調される情報の質を飛隋
的に向上することができる。
入力デジタル信号に常に同期したクロック信号が容易に
得られ、かつ最も発生頻度ｏ高いＴ、ＴおよびＴのパル
ス＠を検査するので、最小段のシフトレジスタの構成で
済み、上記クロック信号から復調される情報の質を飛隋
的に向上することができる。
本夾施例で、論理回路１４．１（ｉをすべて入力が”１
″であるとき、１”を出力する論理回路１５を、人力が
すべて“０”であるとき“１＃を出力する論理回路に入
力論理条件を変更しても、同様な効果が得られる。
″であるとき、１”を出力する論理回路１５を、人力が
すべて“０”であるとき“１＃を出力する論理回路に入
力論理条件を変更しても、同様な効果が得られる。
第１図は従来技術によるクロック再生回路図、第２図は
第１図の動作説明図、第６図は本発明によるクロック再
生回路の一実施例を示す回路図、第４図は第６図の製作
説明図である。 １３・・・シフトレジスタ
第１図の動作説明図、第６図は本発明によるクロック再
生回路の一実施例を示す回路図、第４図は第６図の製作
説明図である。 １３・・・シフトレジスタ
Claims (1)
- デジタル符号をデジタル変調したのち記録媒体に記録し
、この記録媒体からデジタル符号をデジタル復調する装
置のクロック再生方式において、発振回路から分周回路
を通した出力を入力デジタル符号と同期調歩させる際、
該デジタル符号を入力とするシフトレジスタと、その出
力を該デジタル変調の規約に基づき該デジタル符号のパ
ルス幅を検査する論理回路を有し、該論理回路の出力に
よシ該分周回路を制御して同期調歩させたことを特徴と
するクロック再生方式。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15370581A JPS5856213A (ja) | 1981-09-30 | 1981-09-30 | クロック再生方式 |
| US06/422,190 US4611335A (en) | 1981-09-30 | 1982-09-23 | Digital data synchronizing circuit |
| GB08227465A GB2109203B (en) | 1981-09-30 | 1982-09-27 | Digital data synchronizing circuit |
| DE19823236311 DE3236311A1 (de) | 1981-09-30 | 1982-09-30 | Datensynchronisierer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15370581A JPS5856213A (ja) | 1981-09-30 | 1981-09-30 | クロック再生方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5856213A true JPS5856213A (ja) | 1983-04-02 |
| JPH0359507B2 JPH0359507B2 (ja) | 1991-09-10 |
Family
ID=15568299
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15370581A Granted JPS5856213A (ja) | 1981-09-30 | 1981-09-30 | クロック再生方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5856213A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5196820A (en) * | 1990-12-19 | 1993-03-23 | Ubukata Industries Co., Ltd. | Thermally responsive switch and method of making the same |
-
1981
- 1981-09-30 JP JP15370581A patent/JPS5856213A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5196820A (en) * | 1990-12-19 | 1993-03-23 | Ubukata Industries Co., Ltd. | Thermally responsive switch and method of making the same |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0359507B2 (ja) | 1991-09-10 |
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