JPS6066517A - クロック切換回路 - Google Patents
クロック切換回路Info
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- JPS6066517A JPS6066517A JP58174320A JP17432083A JPS6066517A JP S6066517 A JPS6066517 A JP S6066517A JP 58174320 A JP58174320 A JP 58174320A JP 17432083 A JP17432083 A JP 17432083A JP S6066517 A JPS6066517 A JP S6066517A
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- signal
- circuit
- clock
- clock signal
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
- H03K3/03—Astable circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/60—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being bipolar transistors
- H03K17/62—Switching arrangements with several input- output-terminals, e.g. multiplexers, distributors
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- Signal Processing For Digital Recording And Reproducing (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
１１Ｌ」
本発明は、デジタル電子回路に於けるクロック切換回路
に関するものであり、より詳細には、磁気ディスク装置
等に適用可能なりロック切換回路に関するものである。
に関するものであり、より詳細には、磁気ディスク装置
等に適用可能なりロック切換回路に関するものである。
【Ｌｌｌ
磁気ディスク装置の制卸回路に於いて、最近、専用コン
トローラＩＣが多く使われる様になってきた。その専用
コントローラＩＣに入力されるクロック信号と予め指定
された分周比率族に基づき、磁気ディスク装置のヘッド
を移動させる為のステップパルス周期が決定される。分
周比率族から得られる値は、段階的な値しか得られず、
それ以外の値を採用したい時は、コントローラＩＣに入
力されるクロック信号の周波数を変えなければならない
。
トローラＩＣが多く使われる様になってきた。その専用
コントローラＩＣに入力されるクロック信号と予め指定
された分周比率族に基づき、磁気ディスク装置のヘッド
を移動させる為のステップパルス周期が決定される。分
周比率族から得られる値は、段階的な値しか得られず、
それ以外の値を採用したい時は、コントローラＩＣに入
力されるクロック信号の周波数を変えなければならない
。
又、磁気ディスク装置の成る種の専用コントローラでは
、読出し時のクロック入力信号と書込み時のクロック入
力信号を夫々の場合に切換える必要がある。書込み時の
クロック入力信号とは書込みデータの波形を作る為のも
のであり、読出し時のクロック入力信号とは読出しデー
タより抽出したものでありディスクの回転変動やビーク
シフ１−を含んでいる。従って、読出し時と書込み時の
クロック入力信号は、発振周波数や位相が異なる。
、読出し時のクロック入力信号と書込み時のクロック入
力信号を夫々の場合に切換える必要がある。書込み時の
クロック入力信号とは書込みデータの波形を作る為のも
のであり、読出し時のクロック入力信号とは読出しデー
タより抽出したものでありディスクの回転変動やビーク
シフ１−を含んでいる。従って、読出し時と書込み時の
クロック入力信号は、発振周波数や位相が異なる。
以上の如く、２つのクロック信号を切換えたい場合、従
来、第１図の示す如きクロック切換え回路によりクロッ
ク信号め切換えを行なっていた。
来、第１図の示す如きクロック切換え回路によりクロッ
ク信号め切換えを行なっていた。
第１図に示す如く、従来のクロック切換回路は、インバ
ー９０ｏｍ１．ＡＮＤ＠Ｍ２ＥｔＵ３．ＯＲ回路４から
構成されていた。そして、クロック切換回路は、クロッ
ク信号ＣＫＡと、位相がクロック信号ＣＫＡと異なるク
ロック信号ＣＫＢとを、切換信号ＸＣＧにより切換える
ものである。第１図に示す回路のタイムチャートを第２
図に示す。第２図中ａで示す如く、クロック信号ＣＫＡ
の立上り時に切換信号ＸＣＧによりクロック信号ＣＫＡ
からＣＫＢに切換えられた時、得られるクロック信号Ｃ
ＫＡＢにグリッチｅが生じることがある。
ー９０ｏｍ１．ＡＮＤ＠Ｍ２ＥｔＵ３．ＯＲ回路４から
構成されていた。そして、クロック切換回路は、クロッ
ク信号ＣＫＡと、位相がクロック信号ＣＫＡと異なるク
ロック信号ＣＫＢとを、切換信号ＸＣＧにより切換える
ものである。第１図に示す回路のタイムチャートを第２
図に示す。第２図中ａで示す如く、クロック信号ＣＫＡ
の立上り時に切換信号ＸＣＧによりクロック信号ＣＫＡ
からＣＫＢに切換えられた時、得られるクロック信号Ｃ
ＫＡＢにグリッチｅが生じることがある。
又、第２図中すで示す如く、クロック信号ＣＫＡが低レ
ベルであると共にクロック信号ＣＫＢが高レベルの時、
切換信号ＸＣＧによりクロック信号ＣＫＢからＣＫＡに
切換える時、得られるクロック信号ＣＫＡＢにパルス幅
の短い部分「が生じる事がある。この様に、クロック信
号にパルス幅の短い部分やグリッチなどが生じるとコン
トロールＩＣ内部の動作が誤動作する可能性がある。
ベルであると共にクロック信号ＣＫＢが高レベルの時、
切換信号ＸＣＧによりクロック信号ＣＫＢからＣＫＡに
切換える時、得られるクロック信号ＣＫＡＢにパルス幅
の短い部分「が生じる事がある。この様に、クロック信
号にパルス幅の短い部分やグリッチなどが生じるとコン
トロールＩＣ内部の動作が誤動作する可能性がある。
目 的
本発明は、以上の点に鑑みなされたものであり、パルス
幅の異常な部分やグリッチ等が発生せずにクロック信号
の切換を行なう事が可能なりロック切換回路を提供する
事を目的とする。
幅の異常な部分やグリッチ等が発生せずにクロック信号
の切換を行なう事が可能なりロック切換回路を提供する
事を目的とする。
構 成
以下、本発明の具体的な実ｍ態様について、添付の図面
を参照して詳細に説明する。第３図に示す如く、本発明
のクロック切換回路に於いて、クロック信号ＣＫＡをイ
ンバータ回路１１に入力させると共にＡＮＤ回路１５の
一方の入力端子に入力させる。又、りＤツク信号ＣＫＡ
と位相が異なるクロック信号ＣＫＢをインバータ回路１
２に入力させると共にＡＮＤ回路１６の一方の入力端子
に入力させる。クロック信号ＣＫＡとＣＫＢのどちらか
一方を選択するクロック切換信号ＸＣＧをインバータ回
路１０に入力させると共にＡＮＤ回路１４の一方の入力
端子に入力させる。
を参照して詳細に説明する。第３図に示す如く、本発明
のクロック切換回路に於いて、クロック信号ＣＫＡをイ
ンバータ回路１１に入力させると共にＡＮＤ回路１５の
一方の入力端子に入力させる。又、りＤツク信号ＣＫＡ
と位相が異なるクロック信号ＣＫＢをインバータ回路１
２に入力させると共にＡＮＤ回路１６の一方の入力端子
に入力させる。クロック信号ＣＫＡとＣＫＢのどちらか
一方を選択するクロック切換信号ＸＣＧをインバータ回
路１０に入力させると共にＡＮＤ回路１４の一方の入力
端子に入力させる。
インバータ回路１０の出力端子はＡＮＤ回路１３の一方
の入力端子と接続する。インバータ回路１１の出力端子
はＤ型フリップ７０ツブ１７の入力端子Ｔと接続する。
の入力端子と接続する。インバータ回路１１の出力端子
はＤ型フリップ７０ツブ１７の入力端子Ｔと接続する。
そして、インバータ回路１２の出力端子とＤ型フリップ
フロップ７８の入力端子Ｔとを接続する。ＡＮＤ回路１
３の他方の入力端子とＤ型フリップフロップ１８の出力
端子Ｑとを接続し、ＡＮＤ回路１３の出力端子をＤ型フ
リップフロップ１７の入力端子りと接続する。又、ＡＮ
Ｄ回路１４の他方の入力端子をＤ型フリップフロップ１
８のリセット端子Ｒと接続させると共にＤ型フリップフ
ロップ１７の出力端子向と接続させる。そして、ＡＮＤ
回路１４の出力端子は、Ｄ型フリップフロップ１８の入
力端子りと接続する。Ｄ型フリップノロツブ１７のセッ
ト端子Ｓ及びリセット端子ＲとＤ型フリップフロップ１
８のセット端子Ｓは誤動作防止の為直流電源Ｖｃｃと接
続しておく。ＡＮＤ回路１５の他方の入力端子はＤ型フ
リップ７０ツブ１７の出力端子Ｑと接続し、ＡＮＤ回路
１５の出力端子はＯＲ回路１９の一方の入力端子と接続
する。、ＡＮＤ回路１６の他方の入力端子はＤ型フリッ
プフロップ１８の出力端子Ｑと接続し、ＡＮＤ回路１６
の出力端子はＯＲ回路１９の他方の入力端子と接続する
。そして、ＯＲ回路１９の出力端子から切換信号によ′
り切換えられたクロック信号ＣＫＡＢ＠１８る。
フロップ７８の入力端子Ｔとを接続する。ＡＮＤ回路１
３の他方の入力端子とＤ型フリップフロップ１８の出力
端子Ｑとを接続し、ＡＮＤ回路１３の出力端子をＤ型フ
リップフロップ１７の入力端子りと接続する。又、ＡＮ
Ｄ回路１４の他方の入力端子をＤ型フリップフロップ１
８のリセット端子Ｒと接続させると共にＤ型フリップフ
ロップ１７の出力端子向と接続させる。そして、ＡＮＤ
回路１４の出力端子は、Ｄ型フリップフロップ１８の入
力端子りと接続する。Ｄ型フリップノロツブ１７のセッ
ト端子Ｓ及びリセット端子ＲとＤ型フリップフロップ１
８のセット端子Ｓは誤動作防止の為直流電源Ｖｃｃと接
続しておく。ＡＮＤ回路１５の他方の入力端子はＤ型フ
リップ７０ツブ１７の出力端子Ｑと接続し、ＡＮＤ回路
１５の出力端子はＯＲ回路１９の一方の入力端子と接続
する。、ＡＮＤ回路１６の他方の入力端子はＤ型フリッ
プフロップ１８の出力端子Ｑと接続し、ＡＮＤ回路１６
の出力端子はＯＲ回路１９の他方の入力端子と接続する
。そして、ＯＲ回路１９の出力端子から切換信号によ′
り切換えられたクロック信号ＣＫＡＢ＠１８る。
次に、本発明クロック切換回路の動作について説明する
。第４図に示す如く、クロック切換信号ＸＣＧが低レベ
ルの詩、インバータ回路１０に入力されたクロック切換
信号ＸＣＧは反転されて高レベルになりＡＮＤ回路１３
に出力される。低レベルのクロック信号ＸＣＧはＡＮＤ
回路１４に入力されるため、ＡＮＤ回路１４から出力さ
れる信号は低レベルとなり、Ｄ型フリップフロップ１８
の入力端子りに入力される。従って、Ｄ型フリップフロ
ップ１８の出力端子Ｑから出力される信号ＱＢ−Ｑは、
第４図に示す如く、低レベルとなりＡＮＤ回路１６に入
力される。又、Ｄ型フリップフロップ１８の出力端子Ｑ
から出力される信号は高レベルとなり、ＡＮＤ回路１３
に入力される。
。第４図に示す如く、クロック切換信号ＸＣＧが低レベ
ルの詩、インバータ回路１０に入力されたクロック切換
信号ＸＣＧは反転されて高レベルになりＡＮＤ回路１３
に出力される。低レベルのクロック信号ＸＣＧはＡＮＤ
回路１４に入力されるため、ＡＮＤ回路１４から出力さ
れる信号は低レベルとなり、Ｄ型フリップフロップ１８
の入力端子りに入力される。従って、Ｄ型フリップフロ
ップ１８の出力端子Ｑから出力される信号ＱＢ−Ｑは、
第４図に示す如く、低レベルとなりＡＮＤ回路１６に入
力される。又、Ｄ型フリップフロップ１８の出力端子Ｑ
から出力される信号は高レベルとなり、ＡＮＤ回路１３
に入力される。
従って、ＡＮＤ回路１３から出力される信号は高レベル
となり、Ｄ型フリップフＯツブ１７の入力端子りに入力
される。この為、Ｄ型フリップフロップ１７の出力端子
Ｑから出力される信号ＱＡ−Ｑは、第４図に示す如く、
高レベルとなり、ＡＮＤ回路１５に入力される。
となり、Ｄ型フリップフＯツブ１７の入力端子りに入力
される。この為、Ｄ型フリップフロップ１７の出力端子
Ｑから出力される信号ＱＡ−Ｑは、第４図に示す如く、
高レベルとなり、ＡＮＤ回路１５に入力される。
この時、ＡＮＤ回路１５に於いて、入力されるクロック
信号ＣＫＡが高レベルの時、出力される信号は高レベル
となり、ＯＲ回路１９から出力されるクロック信号ＣＫ
ＡＢは高レベルとなる。又、ＡＮＤ回路１５に入力され
るクロック信号ＣＫＡが低レベルの時、ＡＮＤ回路１５
からＯＲ回路１９に出力される信号は低レベルとなる。
信号ＣＫＡが高レベルの時、出力される信号は高レベル
となり、ＯＲ回路１９から出力されるクロック信号ＣＫ
ＡＢは高レベルとなる。又、ＡＮＤ回路１５に入力され
るクロック信号ＣＫＡが低レベルの時、ＡＮＤ回路１５
からＯＲ回路１９に出力される信号は低レベルとなる。
この時、ＡＮＤ回路１６から出力される信号は、クロッ
ク信号ＣＫＢの状態に拘わらずＯとなる。よって、ＯＲ
回路１９から出力されるクロック信号ＣＫＡＢは低レベ
ルとなる。従って、第４図中時刻に以前に示す如く、ク
ロック切換信号ＸＣＧが低レベルの時、クロック信＠Ｃ
ＫＡＢは、クロック信号ＣＫＡと同一信号になる。
ク信号ＣＫＢの状態に拘わらずＯとなる。よって、ＯＲ
回路１９から出力されるクロック信号ＣＫＡＢは低レベ
ルとなる。従って、第４図中時刻に以前に示す如く、ク
ロック切換信号ＸＣＧが低レベルの時、クロック信＠Ｃ
ＫＡＢは、クロック信号ＣＫＡと同一信号になる。
第４図中時刻にで示す如く、クロック信ＭＣＫルの時、
クロック切換信！ＸＣＧが低レベルから高レベルに切換
ねった場合について説明する。インバータ回１１０に入
力された高レベルの切換信号Ｘ、 ＣＧは反転されて低
レベルとなり、ＡＮＤ回路１３に入力される。従って、
ＡＮＤ＠路１３から出力された信号は低レベルとなり、
Ｄ型フリップフロップ１７に入力される。従って、Ｄ型
フリップフロップ１７の入力端子りに入力されている信
号が高レベルから低レベルへと変化する。Ｄ型フリップ
フロップ１７の入力端子下に入力されている信号はクロ
ック信号ＣＫＡの反転信号であるから、第４図中時刻に
で示す如く、切換信号ＸＣＧが変化した時、即ち入力端
子りに入力された信号が変化した時、Ｄ型フリップフロ
ップ１７の出力端子Ｑから出力される信＠ Ｑ Ａ −
Ｑは高レベルのままホールドされ、第４図中時刻［で示
す如（、クロック信号ＣＫＡの立下り時に低レベルに変
わる。
クロック切換信！ＸＣＧが低レベルから高レベルに切換
ねった場合について説明する。インバータ回１１０に入
力された高レベルの切換信号Ｘ、 ＣＧは反転されて低
レベルとなり、ＡＮＤ回路１３に入力される。従って、
ＡＮＤ＠路１３から出力された信号は低レベルとなり、
Ｄ型フリップフロップ１７に入力される。従って、Ｄ型
フリップフロップ１７の入力端子りに入力されている信
号が高レベルから低レベルへと変化する。Ｄ型フリップ
フロップ１７の入力端子下に入力されている信号はクロ
ック信号ＣＫＡの反転信号であるから、第４図中時刻に
で示す如く、切換信号ＸＣＧが変化した時、即ち入力端
子りに入力された信号が変化した時、Ｄ型フリップフロ
ップ１７の出力端子Ｑから出力される信＠ Ｑ Ａ −
Ｑは高レベルのままホールドされ、第４図中時刻［で示
す如（、クロック信号ＣＫＡの立下り時に低レベルに変
わる。
一方、ＡＮＤ回路１４には高レベルの切換信号ＸＣＧが
入力されると共にＤ型フリップ７０ツブ１７の出力端子
σから出力された低レベルの信号が入力される。従って
、ＡＮＤ回路１４から出力される信号は低レベルの状態
を維持するため、Ｄ型フリップ７０ツブ１８から出力さ
れる信号ＱＢ−Ｑは、第４図中時間に−Ｌ間は引き続き
低レベルとなる。そして、第４図中時刻しに於いて、Ｄ
型フリップフロップ１７の出力端子方より高レベル信号
がＡＮＤ回路１４に入力されるので、Ｄ型フリップフロ
ップ１８の入力静子りに入力される信号は、低レベルか
ら高レベルへと変わる。この時、Ｄ型フリップ７０ツブ
１８の入力端子下に入力されている信号はクロック信号
ＣＫＢの反転信号であるから、第４図中時刻して示す如
く、信号ＱＡ−Ｑが変化した時、Ｄ型フリップフロップ
１８の出力端子Ｑから出力される信号ＱＢ−Ｑは低レベ
ルのままホールドされ、第４図中時刻Ｍで示す如く、ク
ロック信号ＣＫＢの立下り時に高レベルに変えられる。
入力されると共にＤ型フリップ７０ツブ１７の出力端子
σから出力された低レベルの信号が入力される。従って
、ＡＮＤ回路１４から出力される信号は低レベルの状態
を維持するため、Ｄ型フリップ７０ツブ１８から出力さ
れる信号ＱＢ−Ｑは、第４図中時間に−Ｌ間は引き続き
低レベルとなる。そして、第４図中時刻しに於いて、Ｄ
型フリップフロップ１７の出力端子方より高レベル信号
がＡＮＤ回路１４に入力されるので、Ｄ型フリップフロ
ップ１８の入力静子りに入力される信号は、低レベルか
ら高レベルへと変わる。この時、Ｄ型フリップ７０ツブ
１８の入力端子下に入力されている信号はクロック信号
ＣＫＢの反転信号であるから、第４図中時刻して示す如
く、信号ＱＡ−Ｑが変化した時、Ｄ型フリップフロップ
１８の出力端子Ｑから出力される信号ＱＢ−Ｑは低レベ
ルのままホールドされ、第４図中時刻Ｍで示す如く、ク
ロック信号ＣＫＢの立下り時に高レベルに変えられる。
従って、第４図中時間に一１間は、ＡＮＤｒｇＪ路１５
に入力される信号ＱＡ−Ｑ及びクロック信号ＣＫＡは共
に高レベルである為、ＯＲ回路１９から出力されるクロ
ック信号ＣＫＡＢは高レベルとなる。よって、第４図中
時刻りまでは、クロック信号ＣＫＡＢはクロック信号Ｃ
ＫＡと同一信号となる。第４図中時間Ｌ−ＭＢは、信号
ＱＡ−Ｑ及びＱＢ−Ｑが共に低レベルである為、クロッ
ク信号ＣＫＡＢは低レベルとなる。そして、第４図中時
間Ｍ−に−間は、信号ＱＡ−Ｑ及びＱＢ−Ｑが切換信号
ＸＣＧにより切換られる前の状態と反転しているため、
クロック信号ＣＫＡＢはクロック信号ＣＫＢと同一信号
となる。
に入力される信号ＱＡ−Ｑ及びクロック信号ＣＫＡは共
に高レベルである為、ＯＲ回路１９から出力されるクロ
ック信号ＣＫＡＢは高レベルとなる。よって、第４図中
時刻りまでは、クロック信号ＣＫＡＢはクロック信号Ｃ
ＫＡと同一信号となる。第４図中時間Ｌ−ＭＢは、信号
ＱＡ−Ｑ及びＱＢ−Ｑが共に低レベルである為、クロッ
ク信号ＣＫＡＢは低レベルとなる。そして、第４図中時
間Ｍ−に−間は、信号ＱＡ−Ｑ及びＱＢ−Ｑが切換信号
ＸＣＧにより切換られる前の状態と反転しているため、
クロック信号ＣＫＡＢはクロック信号ＣＫＢと同一信号
となる。
第４図中時刻に−で示す如く、クロック信号ＣＫＡが低
レベルで且つクロック信号ＣＫＢが高レベルの時、クロ
ック切換信号ＸＣＧが高レベルから低レベルに切換わっ
た場合について説明する。
レベルで且つクロック信号ＣＫＢが高レベルの時、クロ
ック切換信号ＸＣＧが高レベルから低レベルに切換わっ
た場合について説明する。
低レベルの切換信号ＸＣＧがＡＮＤ回路１４に入力され
るため、ＡＮＤ回路１４から出力される信号は低レベル
となり、Ｄ型フリップフロップ１８に入力される。従っ
て、Ｄ型フリツプフロンプ１８の入力端子りに入力され
ている４８号は高レベルから低レベルへと変化する。Ｄ
型フリップ７０ツブ１８の入力端子下に入力されている
信号はクロック信号ＣＫＢの反転信号であるから、第４
図中時刻に′で示す如く、切換信号ＸＣＧが変化したと
き、即ち入力端子りに入力された信号が変化した時、Ｄ
型フリップフロップ１８の出力端子から出力される信号
ＱＢ−Ｑは高レベルのままホールドされ、第４図中時刻
Ｍ′で示す如く、クロック信号ＣＫＢの立下り時に低レ
ベルに変えられる。
るため、ＡＮＤ回路１４から出力される信号は低レベル
となり、Ｄ型フリップフロップ１８に入力される。従っ
て、Ｄ型フリツプフロンプ１８の入力端子りに入力され
ている４８号は高レベルから低レベルへと変化する。Ｄ
型フリップ７０ツブ１８の入力端子下に入力されている
信号はクロック信号ＣＫＢの反転信号であるから、第４
図中時刻に′で示す如く、切換信号ＸＣＧが変化したと
き、即ち入力端子りに入力された信号が変化した時、Ｄ
型フリップフロップ１８の出力端子から出力される信号
ＱＢ−Ｑは高レベルのままホールドされ、第４図中時刻
Ｍ′で示す如く、クロック信号ＣＫＢの立下り時に低レ
ベルに変えられる。
一方、ＡＮＤ回路１３には反転されて高レベルとなった
切換信号ＸＣＧの反転信号が入力されると共にＤ型フリ
ップフロップ１８の出力端子Ｑから出力された低レベル
の信号が入力される。従って、ＡＮＤ回路１３から出力
される信号は低レベルの状態を維持する為、Ｄ型フリッ
プフロップ１７から出力される信号ＱＡ−Ｑは、第４図
の時間に′−Ｍ＝ｌＩｌは引き続き低レベルとなる。そ
して、第４図中時刻Ｍ−に於いて、Ｄ型フリップフロッ
プ１８の出力端子るより高レベル信号がＡＮＤ回路１３
に入力される為、Ｄ型フリップフロップ１７の入力端子
りに入力されている信号は、低レベルから高レベルへと
変わる。この時、Ｄ型フリップフロップ１７の入力端子
下に入力されている信号はクロック信号ＣＫＡの反転信
号であるから、第４図中時刻Ｍ′で示す如く、信号ＱＢ
−Ｑが変化した時、Ｄ型フリップフロップ１７の出力端
子Ｑから出力される信号ＱＡ−Ｑは低レベルのままホー
ルドされ、第４図中時刻し′で示す如く、クロック信＠
ＣＫＡの立下り時に高レベルに変えられる。
切換信号ＸＣＧの反転信号が入力されると共にＤ型フリ
ップフロップ１８の出力端子Ｑから出力された低レベル
の信号が入力される。従って、ＡＮＤ回路１３から出力
される信号は低レベルの状態を維持する為、Ｄ型フリッ
プフロップ１７から出力される信号ＱＡ−Ｑは、第４図
の時間に′−Ｍ＝ｌＩｌは引き続き低レベルとなる。そ
して、第４図中時刻Ｍ−に於いて、Ｄ型フリップフロッ
プ１８の出力端子るより高レベル信号がＡＮＤ回路１３
に入力される為、Ｄ型フリップフロップ１７の入力端子
りに入力されている信号は、低レベルから高レベルへと
変わる。この時、Ｄ型フリップフロップ１７の入力端子
下に入力されている信号はクロック信号ＣＫＡの反転信
号であるから、第４図中時刻Ｍ′で示す如く、信号ＱＢ
−Ｑが変化した時、Ｄ型フリップフロップ１７の出力端
子Ｑから出力される信号ＱＡ−Ｑは低レベルのままホー
ルドされ、第４図中時刻し′で示す如く、クロック信＠
ＣＫＡの立下り時に高レベルに変えられる。
従って、第４図中時周に＝−Ｍ′間は、ＡＮＤ回路１６
に入力される信＠ＱＢ−Ｑ及びクロック信号ＣＫＢは共
に高レベルである為、ＯＲ回路１９から出力されるクロ
ック信号ＣＫＡＢは高レベルとなる。よって、第４図中
時刻Ｍ′までは、クロック信号ＣＫＡＢはクロック信号
ＣＫＢと同一信号となる。第４図中時間Ｍ”−Ｌ′間は
、信号Ｑ Ａ’−Ｑ及びＱＢ−Ｑが共に低レベルである
為、クロック信号ＣＫＡＢは低レベルとなる。そして、
Ｍ４図中時刻し一双後は、第４図中時刻に以前の状態に
復帰する為、クロック信号ＣＫＡＢはクロック信号ＣＫ
Ａと同一信号となる。
に入力される信＠ＱＢ−Ｑ及びクロック信号ＣＫＢは共
に高レベルである為、ＯＲ回路１９から出力されるクロ
ック信号ＣＫＡＢは高レベルとなる。よって、第４図中
時刻Ｍ′までは、クロック信号ＣＫＡＢはクロック信号
ＣＫＢと同一信号となる。第４図中時間Ｍ”−Ｌ′間は
、信号Ｑ Ａ’−Ｑ及びＱＢ−Ｑが共に低レベルである
為、クロック信号ＣＫＡＢは低レベルとなる。そして、
Ｍ４図中時刻し一双後は、第４図中時刻に以前の状態に
復帰する為、クロック信号ＣＫＡＢはクロック信号ＣＫ
Ａと同一信号となる。
以上の如く、切換信号ＸＣＧが変化した時、クロック信
号ＣＫＡとクロック信号ＣＫＢが直ちに切換えられるの
ではなく、Ｄ型フリップフロップを使用する事により切
換のタイミングを遅延させてクロック信号を切換えてい
る。即ち、切換信号ＸＣＧが変化した時、クロック信号
ＣＫＡＢに出力されている一方のクロック信号は、その
クロック信号の立下り時まで切換が遅延される。然も、
切換られた後直ちに一方のクロック信号が他方のクロッ
ク信号に切換わるのではなく、クロック信号ＣＫＡＢは
一旦どちらのクロック信号にも属さない低レベルの状態
となる。そして、他方のクロック信号の立下りの時、ク
ロック信号ＣＫＡＢは他方のクロック信号に切換ねる。
号ＣＫＡとクロック信号ＣＫＢが直ちに切換えられるの
ではなく、Ｄ型フリップフロップを使用する事により切
換のタイミングを遅延させてクロック信号を切換えてい
る。即ち、切換信号ＸＣＧが変化した時、クロック信号
ＣＫＡＢに出力されている一方のクロック信号は、その
クロック信号の立下り時まで切換が遅延される。然も、
切換られた後直ちに一方のクロック信号が他方のクロッ
ク信号に切換わるのではなく、クロック信号ＣＫＡＢは
一旦どちらのクロック信号にも属さない低レベルの状態
となる。そして、他方のクロック信号の立下りの時、ク
ロック信号ＣＫＡＢは他方のクロック信号に切換ねる。
従って、グリッチやパルス幅の短い部分及び長い部分な
どが発生しなくなる。
どが発生しなくなる。
見−」
以上、詳述した如く、本発明によれば、得られるクロッ
ク信号にグリッチやパルス幅の異常な部分が存在しない
クロック切換回路を提供可能である。本発明回路を磁気
ディスク装置に適用した場合、ステップパルス周期発生
の時、最適な値のパルス周期を（ｑる事ができ、読出又
は書込の為のアクセス時間が短縮でき、システムの高速
化を計る事が可能どなる。又、本発明回路を磁気ディス
ク装置の読出時と書込時のりａツク切換に使用すると、
コントロールＩＣの周波数規格やパルス幅規格を満たし
、システムの信頼性を向上させる事が可能である。
ク信号にグリッチやパルス幅の異常な部分が存在しない
クロック切換回路を提供可能である。本発明回路を磁気
ディスク装置に適用した場合、ステップパルス周期発生
の時、最適な値のパルス周期を（ｑる事ができ、読出又
は書込の為のアクセス時間が短縮でき、システムの高速
化を計る事が可能どなる。又、本発明回路を磁気ディス
ク装置の読出時と書込時のりａツク切換に使用すると、
コントロールＩＣの周波数規格やパルス幅規格を満たし
、システムの信頼性を向上させる事が可能である。
尚、本発明は上記の特定の実施例に限定されるものでは
なく、本発明の技術的範囲内に於いて種々の変形が可能
である事は勿論である。
なく、本発明の技術的範囲内に於いて種々の変形が可能
である事は勿論である。
第１図は従来のクロック切換回路を示す回路図、第２図
は第１図に示す回路のタイムチャー１〜図、第３図は本
発明の１実施例を示す回路図、第４図は第３図に示す回
路のタイムチャー１〜図である。 （符号の説明） １．１０．１１．１２ ： インバータ回路２．３，１
３，７４，７５，１６： ＡＮＤ回路４．１９： ＯＲ
回路 １７．１８： Ｄ型フリップフロップ 特許出願人 株式会社 リ コ 一 代 理 人 小 橋 正 明 第１図 第２図 第３図 第４図 。ＫＡＢ 川 ■
は第１図に示す回路のタイムチャー１〜図、第３図は本
発明の１実施例を示す回路図、第４図は第３図に示す回
路のタイムチャー１〜図である。 （符号の説明） １．１０．１１．１２ ： インバータ回路２．３，１
３，７４，７５，１６： ＡＮＤ回路４．１９： ＯＲ
回路 １７．１８： Ｄ型フリップフロップ 特許出願人 株式会社 リ コ 一 代 理 人 小 橋 正 明 第１図 第２図 第３図 第４図 。ＫＡＢ 川 ■
Claims (1)
- 【特許請求の範囲】 １、互いに異なる少くとも２個のクロック信号を切換信
号に応答して選択的に出力させるクロック切換回路に於
いて、前記切換信号に応答して前記各クロック信号の所
定のパルス端を順次検出する。までクロック切換を禁止
する禁止手段を設けた事を特徴とする回路。 ２、上記第１項に於いて、前記所定のパルス端が各クロ
ック信号の立下端である事を特徴とする回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58174320A JPS6066517A (ja) | 1983-09-22 | 1983-09-22 | クロック切換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58174320A JPS6066517A (ja) | 1983-09-22 | 1983-09-22 | クロック切換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6066517A true JPS6066517A (ja) | 1985-04-16 |
Family
ID=15976579
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58174320A Pending JPS6066517A (ja) | 1983-09-22 | 1983-09-22 | クロック切換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6066517A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61156572A (ja) * | 1984-12-28 | 1986-07-16 | Fujitsu Ltd | 磁気デイスク装置 |
| JPS63105513A (ja) * | 1986-10-22 | 1988-05-10 | Yamaha Corp | 同期クロツクの変更方法およびその装置 |
| JPH01252021A (ja) * | 1988-03-31 | 1989-10-06 | Yokogawa Electric Corp | 信号選択回路 |
| JPH021922U (ja) * | 1988-06-16 | 1990-01-09 | ||
| JPH0282812A (ja) * | 1988-09-20 | 1990-03-23 | Fujitsu Ltd | クロック切換方式 |
| JPH02183621A (ja) * | 1989-01-10 | 1990-07-18 | Nec Corp | クロック選択回路 |
| KR100473384B1 (ko) * | 2000-12-14 | 2005-03-07 | 매그나칩 반도체 유한회사 | 클럭 스위치 회로 |
| KR100503053B1 (ko) * | 1997-11-14 | 2005-09-30 | 삼성전자주식회사 | 클럭조정회로 |
-
1983
- 1983-09-22 JP JP58174320A patent/JPS6066517A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61156572A (ja) * | 1984-12-28 | 1986-07-16 | Fujitsu Ltd | 磁気デイスク装置 |
| JPS63105513A (ja) * | 1986-10-22 | 1988-05-10 | Yamaha Corp | 同期クロツクの変更方法およびその装置 |
| JPH01252021A (ja) * | 1988-03-31 | 1989-10-06 | Yokogawa Electric Corp | 信号選択回路 |
| JPH021922U (ja) * | 1988-06-16 | 1990-01-09 | ||
| JPH0282812A (ja) * | 1988-09-20 | 1990-03-23 | Fujitsu Ltd | クロック切換方式 |
| JPH02183621A (ja) * | 1989-01-10 | 1990-07-18 | Nec Corp | クロック選択回路 |
| KR100503053B1 (ko) * | 1997-11-14 | 2005-09-30 | 삼성전자주식회사 | 클럭조정회로 |
| KR100473384B1 (ko) * | 2000-12-14 | 2005-03-07 | 매그나칩 반도체 유한회사 | 클럭 스위치 회로 |
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