JPS5856519A - Ｍｉｓ集積回路におけるヒステリシス入力回路 - Google Patents
Ｍｉｓ集積回路におけるヒステリシス入力回路Info
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- JPS5856519A JPS5856519A JP15508781A JP15508781A JPS5856519A JP S5856519 A JPS5856519 A JP S5856519A JP 15508781 A JP15508781 A JP 15508781A JP 15508781 A JP15508781 A JP 15508781A JP S5856519 A JPS5856519 A JP S5856519A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/01—Details
- H03K3/013—Modifications of generator to prevent operation by noise or interference
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- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
本発明はＭＩＳ集積回路におけるヒステリシス入力回路
に係り、例えばマイクロプロセッサ等の電子装置の電源
投入時に電子装ａｔｔリセットし、一定の遅延時間の後
にリセットを解除する入力回路にヒステリシス特性を持
たせて、ノイズや電源電圧の変動にＬｖ該電子装＃ｔを
リセットすることを防止した入力回路に関する。 一般に、マイクロプロセッサ等の電子装置に電源を投入
する場合、電源電圧の変動やノイズにより［［が誤動作
ｔするのｔ避けるために、電源電圧が安定になる迄、電
子ｖｊＩＩＩＪセット状１１に維持し、電源電圧投入後
一定の時間の稜に電子ｔ７装置をセット状態に設定する
ことが行われている０本発明は、このように電子＊ａｔ
ｖｆ−リセットしたりセットしたりするための入力回路
に関する。電子装置が一担、セット状態に設定さｎると
ある程度の電源電圧の変動やノイズ等があっても容易に
リセットされないことが請求さｎる０すなわち、リセッ
ト解除電圧とセット電圧にある８１度の差會持たせ、入
力電圧がセット電圧以下となっても、直ちにリセットさ
れない工うに、入力回路の出力信号にはヒステリシス特
性か要求される０ 従来の入力回路は明確なヒステリシス特性を持っていな
いか、若しくは、ヒステリシス中（リセット解除電圧と
セット電圧との差）が入力信号の衛波数、電源電圧、あ
るいは温度に依存して変化するため、入力回路に接続さ
ｎ九電子装置はノイズ中電源電圧の多少の変動によって
容易にリセットされてしまうという誤動作を生じること
があったＯ 本発明の目的は前述の従来技術（おける問題にかんがみ
、フリップフロップ回路のセット入力とリセット入力音
、そｎぞｎｔｊ１４ｆＭ特性の異なる論理回路を用いて
得るというＩｌ想に基づき、ヒステリシス中が一定の入
力回路
に係り、例えばマイクロプロセッサ等の電子装置の電源
投入時に電子装ａｔｔリセットし、一定の遅延時間の後
にリセットを解除する入力回路にヒステリシス特性を持
たせて、ノイズや電源電圧の変動にＬｖ該電子装＃ｔを
リセットすることを防止した入力回路に関する。 一般に、マイクロプロセッサ等の電子装置に電源を投入
する場合、電源電圧の変動やノイズにより［［が誤動作
ｔするのｔ避けるために、電源電圧が安定になる迄、電
子ｖｊＩＩＩＪセット状１１に維持し、電源電圧投入後
一定の時間の稜に電子ｔ７装置をセット状態に設定する
ことが行われている０本発明は、このように電子＊ａｔ
ｖｆ−リセットしたりセットしたりするための入力回路
に関する。電子装置が一担、セット状態に設定さｎると
ある程度の電源電圧の変動やノイズ等があっても容易に
リセットされないことが請求さｎる０すなわち、リセッ
ト解除電圧とセット電圧にある８１度の差會持たせ、入
力電圧がセット電圧以下となっても、直ちにリセットさ
れない工うに、入力回路の出力信号にはヒステリシス特
性か要求される０ 従来の入力回路は明確なヒステリシス特性を持っていな
いか、若しくは、ヒステリシス中（リセット解除電圧と
セット電圧との差）が入力信号の衛波数、電源電圧、あ
るいは温度に依存して変化するため、入力回路に接続さ
ｎ九電子装置はノイズ中電源電圧の多少の変動によって
容易にリセットされてしまうという誤動作を生じること
があったＯ 本発明の目的は前述の従来技術（おける問題にかんがみ
、フリップフロップ回路のセット入力とリセット入力音
、そｎぞｎｔｊ１４ｆＭ特性の異なる論理回路を用いて
得るというＩｌ想に基づき、ヒステリシス中が一定の入
力回路
【提供し、そｎＶこ工９、セット状１１１１Ｃあ
る電子Ｖ＆置が電源電圧の変動やノイズに１ってリセッ
トさγしてしまうというＷＡ１１Ｉ作を防止することに
ああ。 上記目的を達成するための、本発明の賢旨は、入力端−
ｊ−に接続されており異なる閾ｆ［特性を有する第１お
よび第２のインバータ、および、該第１のインバータの
出力信号の反転論理信ｊ！によりセットさ扛、該第２■
インバータの出力信号の非反転論理信号にエリリセット
さｎる７リツプフロツプａｓｔｘ備丁ルコトｆ：Ｖｊ黴
トするＭＩ５１集積回路におけるヒステリシス入力回路
にあり、さらには ＃ｍｌのインバータの出力信号の反転論理信号１％該第
１お工び第２のインバータの出力信号の否定論理和倉出
力する否定論理和回路にエリ出力し、該第２のインバー
タの出力信号の非反転論理信号を、該Ｉ！■お↓び湛２
のインバータ０出力信号の論理ｆ５１［を出力する論理
積回路により出力することと特徴とするＭＩＳ集積回路
におけるヒステリシス入力回路にある。 以下本発明の一実施例を図面に基づいて説明する。 第１図は本発明の一実施例によるヒステリシス入力回路
を示すブロック図である。ｍ１図において、第１および
第２のインノく一夕回路２およびｌＶ大入力入力端子Ｉ
Ｎに共通接続されておジ、＠ｌのインバータ回路２の出
力はインノに一夕６に工り反転さ扛フリップフロップ５
のセット人力Ｓに、第２のインバータ回路ｌの出力はそ
のままフリップフロップ５ｖリセツト入力ＲＶｃそれぞ
ｎ入力さルるＯインパール ｌｃ）ｌａｍｔ圧ｖ１はイ
ンノ＜−夕２のｆｉｌｉｉｉ値電圧■２工り小に設定し
であるロ入力端子ＩＮに印加さｎる人力電圧■１Ｈの値
と各端子Ｘ、Ｙ、Ｚの論理レベルｅ）関係は下記の表の
通りである２、表 表かられかるエラに、入力゛電圧ＶｘＮがインノ（−メ
ｌの開鎖電圧↓り低いときＶよ、フリップフコツブ回路
５のリセット入力Ｒに）・イ■レベルの信号が印加さｎ
ているので、出力端子ＯＵＴにロー−レベル、その反転
出力端子ＯＵＴはＨレベルであり、図示しない電子装置
ハリセットさｎている。入力電圧ｖ１Ｎが７１以上にな
るとリセット状態は解除さｎる。人力電圧■、Ｎが更に
上昇して７２以上になると７リツプフロツプ回路５のセ
ット入力ＳＫＨレベルが印加さお、て、出力端子ＯＵＴ
がＵレベル、ＯＵＴはＬレベルになり、図示しない電子
装置がセットさｎる。 第２図は、第１囚に示した入力回路の出力端子０ＵＴＶ
こおけるヒステリシス特性を示すグラフである。渠２図
において、人力電圧ＶＩＭがｔ＃投入によＶ零ボルトか
らＶ２まで上昇する迄は出力端子ＯＵＴにおける電圧■
。ＬＩＴはほぼ苓ボルトのＬレベルにあり、入力電圧■
１．４が７２以上になるとＶ。ＬＩＴはＨレベルレζな
って、図示しない電子装置はセット状態になる。この後
、電源電圧の変動やノイズ吟により人力電圧ＶＩＮがＶ
、以下となっても、７８以上である限り、フリップフロ
ップ回路５のリセット入力Ｒに印加される信号はＨレベ
ルにならないの 、で、小力電圧Ｖ。ＬＩＴはＨレベル
に維持さｎる０入力端子ｖｔＮがｖ１以下となって始め
て、出力電圧Ｖ。ＵＴはＬレベルにリセットさｆＬ ；
ｂＯ従ってリセット解除′ｆｉｒｉ圧Ｖ１とセット電圧
ｖ８との差は、イン／（−タｌお工び２の閾値電圧を異
ならしめることＧζＪ、−ｉて確実に確保でき、出力型
ＥＥ ＶｏｔＩＴＶ１図示し１こ如きヒステリシス特性
を持つ。 第３図は第１図に示したブロック図Ｑ）詳細な回路図で
ある。第３図において、インノ（−メｌは周知の如くデ
プリーシ曹ン型負荷トランジスタＱ１とエンハンスメン
ト型駆動トランジスタＱ、’ｋｉｉｆ列接続して構広さ
ｎてｂる０イン／く一夕２は、インノ（−ｐｌの１曽電
圧より大きい閾値電圧金持たせるためにエンハンスメン
ト型トランジスタＱ、とデプリーシ曹ン型トランジスタ
Ｑｔｆｆｉ直列接続して構成したレベルシフタを含んで
おり、このレヘルシ７りの出力が、トランジスタＱ、お
よびＱ６からなる通常のインバータの入力に接続さ扛て
いる０レベルシフタ円のトランジスタＱ、の閾瀘宵、Ｂ
Ｅｖ２葡＠ｌのインバータｌ内α〕トランジスタｑＯ１
＆Ｉ（厘′−圧ｖ１エタ高く設定Ｔることにより、ｉ１
述したヒステリシス特性が得らする。インバータ６はデ
ブレーンヨン型トランジスタＱ２． ト工ンハンスメ
ン）Ｗ）ランシフタＱ２２ より構成さｎる。フリッ
プフロップ回路５はトランジスタＱ＋ｓ−９□０からな
り、トランジスタＱ１ｇかりセット、７−子、トランジ
スタＱ２０がセット−子になっている。 Ａ’＋１述の衣に基づいて第３図の回路の動作を説明す
る０ 人力笥圧■１．．がＬレベルのときは、インバータｌの
トランジスタらが非導通状態（オフ）なので、・インバ
ータｌの出力ＸはＨレベルでアリ、インバータ２１７】
のトランジスタＱＡはオフ、従ってトランジスタＱ６も
オフでインバータ２の出力ＹもＨレベルであるＯＬって
インバータ６の出力２はＬレベルである。フリップフロ
ップ回路５内ではトランジスタＱ１．のゲートにＵＨレ
ベル、Ｑ、。■ゲー トにはＬレベルが印７Ｊｔ！さｌ
るので出力端子ＯＵ ’ｉ’ ｌ’Ｌ Ｌレベル、０Ｕ
Ｔｔ！Ｈレベルとなっている。 入力電圧ＶＩＮがトランジスタＱ１の閾値電圧■１以上
でトランジスタＱ３の閾値電圧■２ｘり小の時は、イン
バータｌの出力ＸがＬレベル、インバータ２の出力Ｙが
Ｈレベルで、０ＵＴｔｒＬレベル、 ＯＵＴはＨレベル
のままであるｅ 入力電圧ｖｆＮがインバータ２の閾値室圧Ｖ２以七、す
なわち略トランジスタＱｌ、Ｑｓの閾値電圧の和以上Ｋ
ｆＬると、インバータ１．２の出力Ｘ、Ｙは共にＬレベ
ルとなりｚ′Ｉ′ｉＨレベル、従ってトランジスタＱイ
。はオンとな９、フリップフロップ回路５Ｈ反転Ｌ、Ｏ
ＵＴはＨレベル、ＯＵＴはＬレベルになるり この時、入力電圧ｖ１、が１ｉＬ源−圧の変動やノイズ
に↓り■２より低くなっても％ＶＩ以上−である限り、
インバータｌの出力ＸがＬレベルにならないのでフリッ
プフロップ５がリセットさｔ″Ｌルことはない０次に入
力電圧Ｖｌ）Ｊが７２以上から〜１ν下に１１ノする一
合は、ＶＩＮが■１以下になって初めてインノク−タｌ
の出力ＸかＨレベルとなり、ＯＵＴかＬレベル０１ｌＴ
がＨレベルに反転する。 第４し１は本発明の他の実施例によるヒステリシス入力
回路１に示すブロック図である一駆４図において、Ｉｌ
ｌ及び＄２のインバータ１お−よび２の入力は入力端子
ＩＮＫ共通接続さｎており、出力は否定論理和回路（Ｎ
ＯＲゲート）３と論理積回路（ＡＮＤゲート）４０入力
に接続さｎていゐ。インバータｌの＠値電圧ｖＸはイン
バータ２の閾値電圧ｖ、ｚ５小に設定しである。ＮＯＲ
ゲート３の出力はフリップフロラフ′回路５（／ノセッ
ト人力Ｓに、ＡＮＤゲート４の出力はフリップフロップ
回路５のリセット人力ＲＫ接続されている。入力端子Ｉ
Ｎに印加される入力電圧ＶＩＮ ＣＤ端と、インバータ
ｌ。 インバータ２、ＮＯＲゲート３お工びＡＮＤゲート４の
そｔ’ｔ、−’５扛の出力信号Ａ、Ｂ、ＣおよびＤのｗ
ｉ！理レベルの関係は王妃の表の通りである０１じ［ホ
自 表かられかるように第１図とほぼ同様のヒステリシス特
性を有する。 ＠５図は第４図に示したブロック図の詳細な回路図であ
る０１Ｌ５図において、インバータｌは周知の如く、デ
プリーション型負荷トランジスタＱ１とエンハンスメン
ト型駆動トランジスタＱｘｋ直列接続して構成さｎてい
る。インバータ２は、インバータＩＣ）閾値電圧より大
きい閾値電圧を持たせるためにエンハンスメント型トラ
ンジスタｑとデブリーシ璽ン型トランジスタＱ４１に直
列接続して構成したレベルシフタを含んでおり、このレ
ベルシックの出力が、トランジスタＱ、およびｑからな
る通常のインバータの入力に接続されている。レベルシ
フタ内のトランジスタＱ、の５４値電圧Ｖ２をｍｌのイ
ンバータ１日のトランジスタＱ２のＭａｔ圧又工り高く
設定することにより、前述したヒステリシス特性が得ら
Ｖ、る。ＮＯＲゲート３はデプリーション型負荷トラン
ジスタＱ７とこｎに直列接続さＩＬタエンハンスノント
型トランジスタＱｓ、Ｑ９からなっており、トランジス
タＱ、、 Ｑ、のゲートにインバータ１．２の出力かそ
ｎ−５ｎ接続されている一ＡＮＤゲート４は直列接続さ
ｎたトランジスタＱ、、 、 Ｑ、、 、Ｑ、□からな
る２人カインバータと、トランジス１Ｑｒｓ 、Ｑｌｉ
からなり２人カインバータの出力を受けるインバータと
を備えている・ フリップフロップ回路は、トランジス
タＱＣｓ〜Ｑ２０からなり、トランジスタＱ１＠ ＋
Ｑ２゜のゲートに、ＮＯＲゲート３、ＡＮＤゲート４の
出力をそれぞｎ受は取るワ 前述の表にもとすいて第３図の回路の動作ｔ−説明する
。 入力電圧Ｖ、Ｎ＃Ｌレベルのときは、インベータｌ内の
トランジスタＱ！が非導通状態（オフ）なのでインバー
タ１ＶＪｌｌ！ｊ力Ａ ＩＩ′ｉＨレベルであり、イン
バータ２円のトランジスタＱｓｈオフ、従ってトランジ
スタＱ、はオフなので、イン／＜−夕２の出力ＢもＩ（
レベルである。出力Ａ、Ｂが共にＨレベルなので、ＮＯ
Ｒゲート３円のトランジスタＱ、、、Ｑ、は導通状態ｃ
オン）であり、従ってＮＯＲゲート３の出力ＣはＬレベ
ルである。ＡＮＤゲート４内のトランジスタＱ＋＋ 、
Ｑｔｘ ｅｘオンなめでトランジスタＱ１ａのゲー）
ｆ（ＥＥはＬレベルであり、従ってＡＮＤゲート４の出
力りはＨレベルでらるＯフリップフロラプ回路５内のト
ランジスタＱｓのゲートにはＬレベル＆ Ｑ２゜のゲー
トにはＨレベルが印加さｎているので、出力端子ＯＵＴ
はＬレベルシックはＨレベルとなっている。 入力電圧■、がトランジスタＱ１の閾値電圧７１以上で
トランジスタＱ、の閾値電圧Ｖ、ＸＶ小の時は、インバ
ータｌの出力ＡがＬレベル、インノ（−夕２の出力Ｂが
Ｈレベルとなり、従ってＮＯＲゲート３内のトランジス
タＱ、がオンでその出力ＣはＬレベル、ＡＮＤゲート４
内のトランジスタＱ１□がオフなのでＱｌｉ がオンと
なりその出力ＤｆｌＬレベルとなり、リセット出力ＯＵ
ＴはＬレベルとなる。 入力電圧ｖ１ＮがトランジスタＱ、の閾（Ｉｉ、 １１
ＢＥ Ｖｚ以上になると、インバータｌお工び２の出
力に共にＬレベルとなり、ＮＯＲゲート３の出力ＣＵＨ
レベルとなるのでセット出力ＯＵＴはＨレベルとなるＯ この状態で入力−圧■１Ｎが電源−圧の変動やノイズに
エリ■２工９１戊〈なっても、■１以上である限りＡＮ
Ｄゲート４の出力りがＨレベルにならないので、リセッ
ト状態にならない。 トランジスタＱ３の閾値電圧■は、そのドーズ蓋倉加減
することｌｌｃエク適尚に調整できる。 第６図は本発明の他の実施例倉示す回路図である０本笑
施例でｔユ、インバータ２の閾値電圧Ｖ２とインバータ
１の１−値電圧Ｖ、との差音＠５図のそｎの２倍にして
いる。すなわちレベルシフタ會２波構成にし、トランジ
スタｑがオンするには、ｖｌＮがトランジスタＱｓ＋
（Ｊの■ｔｈの和以上にならなければならないようにな
っている。もちろんレベルシフタの数をさらに増加すｎ
げ、そｎＶＣ伴って閾値電圧の差は大となり、ヒステリ
シス巾ＦＸますます大となる。１作は第５図とほぼ同じ
である。 第７図は本発明の他の実施例の回路図である０本実施例
では、インバータ１，２の閾値電圧を異々ら［７めるの
に、トランジスタＱ、とＱ２４の閾値電圧を種々の手段
により変化せ１．めているＣ例えばトランジスタＱ！と
Ｑ□のチャネル長を変えること、Ｑ２とＱ、４のチャネ
ル領域への不純物＃１度を変えること、Ｑ２とＱｚａの
ゲート絶縁膜の膜厚ｔ−変えること郷が考えらするＣま
たさらに他の手段としては２負荷トランジスタＱ＋−０
□、のチャネル領域の不純物濃ｔｖ２Ｐ！＋滅すること
にエリインバータ１．２の閾ａｔ変えることもできる０ 以上の説明から明らかなように、ｆ発明により、フリッ
プフロップ回路のセット入力とリセット入力を、そｎぞ
れ、閾値特性の異なる論理回路を用いて得たので、所望
のヒステリシス巾を持つ入力回路が得られ、この入力回
路によって、電源電圧の変動やノイズによって電子装置
がリセットさ几るとし１う誤動作が防止できる。
る電子Ｖ＆置が電源電圧の変動やノイズに１ってリセッ
トさγしてしまうというＷＡ１１Ｉ作を防止することに
ああ。 上記目的を達成するための、本発明の賢旨は、入力端−
ｊ−に接続されており異なる閾ｆ［特性を有する第１お
よび第２のインバータ、および、該第１のインバータの
出力信号の反転論理信ｊ！によりセットさ扛、該第２■
インバータの出力信号の非反転論理信号にエリリセット
さｎる７リツプフロツプａｓｔｘ備丁ルコトｆ：Ｖｊ黴
トするＭＩ５１集積回路におけるヒステリシス入力回路
にあり、さらには ＃ｍｌのインバータの出力信号の反転論理信号１％該第
１お工び第２のインバータの出力信号の否定論理和倉出
力する否定論理和回路にエリ出力し、該第２のインバー
タの出力信号の非反転論理信号を、該Ｉ！■お↓び湛２
のインバータ０出力信号の論理ｆ５１［を出力する論理
積回路により出力することと特徴とするＭＩＳ集積回路
におけるヒステリシス入力回路にある。 以下本発明の一実施例を図面に基づいて説明する。 第１図は本発明の一実施例によるヒステリシス入力回路
を示すブロック図である。ｍ１図において、第１および
第２のインノく一夕回路２およびｌＶ大入力入力端子Ｉ
Ｎに共通接続されておジ、＠ｌのインバータ回路２の出
力はインノに一夕６に工り反転さ扛フリップフロップ５
のセット人力Ｓに、第２のインバータ回路ｌの出力はそ
のままフリップフロップ５ｖリセツト入力ＲＶｃそれぞ
ｎ入力さルるＯインパール ｌｃ）ｌａｍｔ圧ｖ１はイ
ンノ＜−夕２のｆｉｌｉｉｉ値電圧■２工り小に設定し
であるロ入力端子ＩＮに印加さｎる人力電圧■１Ｈの値
と各端子Ｘ、Ｙ、Ｚの論理レベルｅ）関係は下記の表の
通りである２、表 表かられかるエラに、入力゛電圧ＶｘＮがインノ（−メ
ｌの開鎖電圧↓り低いときＶよ、フリップフコツブ回路
５のリセット入力Ｒに）・イ■レベルの信号が印加さｎ
ているので、出力端子ＯＵＴにロー−レベル、その反転
出力端子ＯＵＴはＨレベルであり、図示しない電子装置
ハリセットさｎている。入力電圧ｖ１Ｎが７１以上にな
るとリセット状態は解除さｎる。人力電圧■、Ｎが更に
上昇して７２以上になると７リツプフロツプ回路５のセ
ット入力ＳＫＨレベルが印加さお、て、出力端子ＯＵＴ
がＵレベル、ＯＵＴはＬレベルになり、図示しない電子
装置がセットさｎる。 第２図は、第１囚に示した入力回路の出力端子０ＵＴＶ
こおけるヒステリシス特性を示すグラフである。渠２図
において、人力電圧ＶＩＭがｔ＃投入によＶ零ボルトか
らＶ２まで上昇する迄は出力端子ＯＵＴにおける電圧■
。ＬＩＴはほぼ苓ボルトのＬレベルにあり、入力電圧■
１．４が７２以上になるとＶ。ＬＩＴはＨレベルレζな
って、図示しない電子装置はセット状態になる。この後
、電源電圧の変動やノイズ吟により人力電圧ＶＩＮがＶ
、以下となっても、７８以上である限り、フリップフロ
ップ回路５のリセット入力Ｒに印加される信号はＨレベ
ルにならないの 、で、小力電圧Ｖ。ＬＩＴはＨレベル
に維持さｎる０入力端子ｖｔＮがｖ１以下となって始め
て、出力電圧Ｖ。ＵＴはＬレベルにリセットさｆＬ ；
ｂＯ従ってリセット解除′ｆｉｒｉ圧Ｖ１とセット電圧
ｖ８との差は、イン／（−タｌお工び２の閾値電圧を異
ならしめることＧζＪ、−ｉて確実に確保でき、出力型
ＥＥ ＶｏｔＩＴＶ１図示し１こ如きヒステリシス特性
を持つ。 第３図は第１図に示したブロック図Ｑ）詳細な回路図で
ある。第３図において、インノ（−メｌは周知の如くデ
プリーシ曹ン型負荷トランジスタＱ１とエンハンスメン
ト型駆動トランジスタＱ、’ｋｉｉｆ列接続して構広さ
ｎてｂる０イン／く一夕２は、インノ（−ｐｌの１曽電
圧より大きい閾値電圧金持たせるためにエンハンスメン
ト型トランジスタＱ、とデプリーシ曹ン型トランジスタ
Ｑｔｆｆｉ直列接続して構成したレベルシフタを含んで
おり、このレヘルシ７りの出力が、トランジスタＱ、お
よびＱ６からなる通常のインバータの入力に接続さ扛て
いる０レベルシフタ円のトランジスタＱ、の閾瀘宵、Ｂ
Ｅｖ２葡＠ｌのインバータｌ内α〕トランジスタｑＯ１
＆Ｉ（厘′−圧ｖ１エタ高く設定Ｔることにより、ｉ１
述したヒステリシス特性が得らする。インバータ６はデ
ブレーンヨン型トランジスタＱ２． ト工ンハンスメ
ン）Ｗ）ランシフタＱ２２ より構成さｎる。フリッ
プフロップ回路５はトランジスタＱ＋ｓ−９□０からな
り、トランジスタＱ１ｇかりセット、７−子、トランジ
スタＱ２０がセット−子になっている。 Ａ’＋１述の衣に基づいて第３図の回路の動作を説明す
る０ 人力笥圧■１．．がＬレベルのときは、インバータｌの
トランジスタらが非導通状態（オフ）なので、・インバ
ータｌの出力ＸはＨレベルでアリ、インバータ２１７】
のトランジスタＱＡはオフ、従ってトランジスタＱ６も
オフでインバータ２の出力ＹもＨレベルであるＯＬって
インバータ６の出力２はＬレベルである。フリップフロ
ップ回路５内ではトランジスタＱ１．のゲートにＵＨレ
ベル、Ｑ、。■ゲー トにはＬレベルが印７Ｊｔ！さｌ
るので出力端子ＯＵ ’ｉ’ ｌ’Ｌ Ｌレベル、０Ｕ
Ｔｔ！Ｈレベルとなっている。 入力電圧ＶＩＮがトランジスタＱ１の閾値電圧■１以上
でトランジスタＱ３の閾値電圧■２ｘり小の時は、イン
バータｌの出力ＸがＬレベル、インバータ２の出力Ｙが
Ｈレベルで、０ＵＴｔｒＬレベル、 ＯＵＴはＨレベル
のままであるｅ 入力電圧ｖｆＮがインバータ２の閾値室圧Ｖ２以七、す
なわち略トランジスタＱｌ、Ｑｓの閾値電圧の和以上Ｋ
ｆＬると、インバータ１．２の出力Ｘ、Ｙは共にＬレベ
ルとなりｚ′Ｉ′ｉＨレベル、従ってトランジスタＱイ
。はオンとな９、フリップフロップ回路５Ｈ反転Ｌ、Ｏ
ＵＴはＨレベル、ＯＵＴはＬレベルになるり この時、入力電圧ｖ１、が１ｉＬ源−圧の変動やノイズ
に↓り■２より低くなっても％ＶＩ以上−である限り、
インバータｌの出力ＸがＬレベルにならないのでフリッ
プフロップ５がリセットさｔ″Ｌルことはない０次に入
力電圧Ｖｌ）Ｊが７２以上から〜１ν下に１１ノする一
合は、ＶＩＮが■１以下になって初めてインノク−タｌ
の出力ＸかＨレベルとなり、ＯＵＴかＬレベル０１ｌＴ
がＨレベルに反転する。 第４し１は本発明の他の実施例によるヒステリシス入力
回路１に示すブロック図である一駆４図において、Ｉｌ
ｌ及び＄２のインバータ１お−よび２の入力は入力端子
ＩＮＫ共通接続さｎており、出力は否定論理和回路（Ｎ
ＯＲゲート）３と論理積回路（ＡＮＤゲート）４０入力
に接続さｎていゐ。インバータｌの＠値電圧ｖＸはイン
バータ２の閾値電圧ｖ、ｚ５小に設定しである。ＮＯＲ
ゲート３の出力はフリップフロラフ′回路５（／ノセッ
ト人力Ｓに、ＡＮＤゲート４の出力はフリップフロップ
回路５のリセット人力ＲＫ接続されている。入力端子Ｉ
Ｎに印加される入力電圧ＶＩＮ ＣＤ端と、インバータ
ｌ。 インバータ２、ＮＯＲゲート３お工びＡＮＤゲート４の
そｔ’ｔ、−’５扛の出力信号Ａ、Ｂ、ＣおよびＤのｗ
ｉ！理レベルの関係は王妃の表の通りである０１じ［ホ
自 表かられかるように第１図とほぼ同様のヒステリシス特
性を有する。 ＠５図は第４図に示したブロック図の詳細な回路図であ
る０１Ｌ５図において、インバータｌは周知の如く、デ
プリーション型負荷トランジスタＱ１とエンハンスメン
ト型駆動トランジスタＱｘｋ直列接続して構成さｎてい
る。インバータ２は、インバータＩＣ）閾値電圧より大
きい閾値電圧を持たせるためにエンハンスメント型トラ
ンジスタｑとデブリーシ璽ン型トランジスタＱ４１に直
列接続して構成したレベルシフタを含んでおり、このレ
ベルシックの出力が、トランジスタＱ、およびｑからな
る通常のインバータの入力に接続されている。レベルシ
フタ内のトランジスタＱ、の５４値電圧Ｖ２をｍｌのイ
ンバータ１日のトランジスタＱ２のＭａｔ圧又工り高く
設定することにより、前述したヒステリシス特性が得ら
Ｖ、る。ＮＯＲゲート３はデプリーション型負荷トラン
ジスタＱ７とこｎに直列接続さＩＬタエンハンスノント
型トランジスタＱｓ、Ｑ９からなっており、トランジス
タＱ、、 Ｑ、のゲートにインバータ１．２の出力かそ
ｎ−５ｎ接続されている一ＡＮＤゲート４は直列接続さ
ｎたトランジスタＱ、、 、 Ｑ、、 、Ｑ、□からな
る２人カインバータと、トランジス１Ｑｒｓ 、Ｑｌｉ
からなり２人カインバータの出力を受けるインバータと
を備えている・ フリップフロップ回路は、トランジス
タＱＣｓ〜Ｑ２０からなり、トランジスタＱ１＠ ＋
Ｑ２゜のゲートに、ＮＯＲゲート３、ＡＮＤゲート４の
出力をそれぞｎ受は取るワ 前述の表にもとすいて第３図の回路の動作ｔ−説明する
。 入力電圧Ｖ、Ｎ＃Ｌレベルのときは、インベータｌ内の
トランジスタＱ！が非導通状態（オフ）なのでインバー
タ１ＶＪｌｌ！ｊ力Ａ ＩＩ′ｉＨレベルであり、イン
バータ２円のトランジスタＱｓｈオフ、従ってトランジ
スタＱ、はオフなので、イン／＜−夕２の出力ＢもＩ（
レベルである。出力Ａ、Ｂが共にＨレベルなので、ＮＯ
Ｒゲート３円のトランジスタＱ、、、Ｑ、は導通状態ｃ
オン）であり、従ってＮＯＲゲート３の出力ＣはＬレベ
ルである。ＡＮＤゲート４内のトランジスタＱ＋＋ 、
Ｑｔｘ ｅｘオンなめでトランジスタＱ１ａのゲー）
ｆ（ＥＥはＬレベルであり、従ってＡＮＤゲート４の出
力りはＨレベルでらるＯフリップフロラプ回路５内のト
ランジスタＱｓのゲートにはＬレベル＆ Ｑ２゜のゲー
トにはＨレベルが印加さｎているので、出力端子ＯＵＴ
はＬレベルシックはＨレベルとなっている。 入力電圧■、がトランジスタＱ１の閾値電圧７１以上で
トランジスタＱ、の閾値電圧Ｖ、ＸＶ小の時は、インバ
ータｌの出力ＡがＬレベル、インノ（−夕２の出力Ｂが
Ｈレベルとなり、従ってＮＯＲゲート３内のトランジス
タＱ、がオンでその出力ＣはＬレベル、ＡＮＤゲート４
内のトランジスタＱ１□がオフなのでＱｌｉ がオンと
なりその出力ＤｆｌＬレベルとなり、リセット出力ＯＵ
ＴはＬレベルとなる。 入力電圧ｖ１ＮがトランジスタＱ、の閾（Ｉｉ、 １１
ＢＥ Ｖｚ以上になると、インバータｌお工び２の出
力に共にＬレベルとなり、ＮＯＲゲート３の出力ＣＵＨ
レベルとなるのでセット出力ＯＵＴはＨレベルとなるＯ この状態で入力−圧■１Ｎが電源−圧の変動やノイズに
エリ■２工９１戊〈なっても、■１以上である限りＡＮ
Ｄゲート４の出力りがＨレベルにならないので、リセッ
ト状態にならない。 トランジスタＱ３の閾値電圧■は、そのドーズ蓋倉加減
することｌｌｃエク適尚に調整できる。 第６図は本発明の他の実施例倉示す回路図である０本笑
施例でｔユ、インバータ２の閾値電圧Ｖ２とインバータ
１の１−値電圧Ｖ、との差音＠５図のそｎの２倍にして
いる。すなわちレベルシフタ會２波構成にし、トランジ
スタｑがオンするには、ｖｌＮがトランジスタＱｓ＋
（Ｊの■ｔｈの和以上にならなければならないようにな
っている。もちろんレベルシフタの数をさらに増加すｎ
げ、そｎＶＣ伴って閾値電圧の差は大となり、ヒステリ
シス巾ＦＸますます大となる。１作は第５図とほぼ同じ
である。 第７図は本発明の他の実施例の回路図である０本実施例
では、インバータ１，２の閾値電圧を異々ら［７めるの
に、トランジスタＱ、とＱ２４の閾値電圧を種々の手段
により変化せ１．めているＣ例えばトランジスタＱ！と
Ｑ□のチャネル長を変えること、Ｑ２とＱ、４のチャネ
ル領域への不純物＃１度を変えること、Ｑ２とＱｚａの
ゲート絶縁膜の膜厚ｔ−変えること郷が考えらするＣま
たさらに他の手段としては２負荷トランジスタＱ＋−０
□、のチャネル領域の不純物濃ｔｖ２Ｐ！＋滅すること
にエリインバータ１．２の閾ａｔ変えることもできる０ 以上の説明から明らかなように、ｆ発明により、フリッ
プフロップ回路のセット入力とリセット入力を、そｎぞ
れ、閾値特性の異なる論理回路を用いて得たので、所望
のヒステリシス巾を持つ入力回路が得られ、この入力回
路によって、電源電圧の変動やノイズによって電子装置
がリセットさ几るとし１う誤動作が防止できる。
第１図は本発明の一実施例によるヒステリシス入力回路
を示すブロック図、１４２図は第１図の回路の出力゛電
圧のヒステリシス特性を示すグラフ・令ｔ（第３図は第
１図に示したブロック図の詳細な回路図、第４図は本、
発明の他の実施例のブロック図、姐５図ｉｔ銅４図に示
したフロック図の詳細な一′＃６図、１１，１図は本発
明の池の実施例の回路図、である。 １・・・・・・インバータ、２・・・・・・インバータ
、３・・・・・・ＮＯＲゲート、４・旧・・ＡＮＤゲー
ト、５・・・・・・フリラフ７ ｏツブ（ロ）路％ Ｖ
、・・・・・・インバータｌのＭｌｉ＆［電圧、■２・
・・・・・インバータ２の１ｍ−電圧。 手続補正書（自発） 昭和５６年１１月７日 特許庁長官 島 １）４ 倒殿 １、事件の表示 昭和５６年 特許願 第１５５０８７−号２、発明の
名称 Ｍ’Ｉ ８集積回路ｙｃ２けるヒステリシス入力回路３
、補正をする者 事件との関係 特許出願人 名称 （５２２）富士通株式会社 ４、代理人 （外 ３名） ５、補正の対象 図面（第１図、第２図、第３図、第４図。 第５図、第６図、第７図） ６、補正の自答 正式図面を過充します。 ７、添付書類の目録 補正図面（＠１図、第２図、第３図。
を示すブロック図、１４２図は第１図の回路の出力゛電
圧のヒステリシス特性を示すグラフ・令ｔ（第３図は第
１図に示したブロック図の詳細な回路図、第４図は本、
発明の他の実施例のブロック図、姐５図ｉｔ銅４図に示
したフロック図の詳細な一′＃６図、１１，１図は本発
明の池の実施例の回路図、である。 １・・・・・・インバータ、２・・・・・・インバータ
、３・・・・・・ＮＯＲゲート、４・旧・・ＡＮＤゲー
ト、５・・・・・・フリラフ７ ｏツブ（ロ）路％ Ｖ
、・・・・・・インバータｌのＭｌｉ＆［電圧、■２・
・・・・・インバータ２の１ｍ−電圧。 手続補正書（自発） 昭和５６年１１月７日 特許庁長官 島 １）４ 倒殿 １、事件の表示 昭和５６年 特許願 第１５５０８７−号２、発明の
名称 Ｍ’Ｉ ８集積回路ｙｃ２けるヒステリシス入力回路３
、補正をする者 事件との関係 特許出願人 名称 （５２２）富士通株式会社 ４、代理人 （外 ３名） ５、補正の対象 図面（第１図、第２図、第３図、第４図。 第５図、第６図、第７図） ６、補正の自答 正式図面を過充します。 ７、添付書類の目録 補正図面（＠１図、第２図、第３図。
Claims (1)
- 【特許請求の範囲】 １、 入力端子に接続さｎており異なる閾値特性を有す
る観ｌおよび第２のインバータ、および、骸ｌｌｌ０イ
ノパータの出力信号の反転論理信号に１９セツトされ、
咳１８２のインノ（−夕の出力信号の非反転論理信号に
よりリセットされるフリップ７ｇツブ回ａｔ具備するこ
とをｔｌｉ微とするＭＩＳ集積回路におけるヒステリシ
ス入力回路。 ２゜骸１１１１のインバータの出力信号の反転論理信号
ｔ１該第１およびｗ４２のインノ（−夕の出力信号の否
定論理和を出力する否定論理和回路に工９出力し、該Ｉ
Ｉ２のインバータの出力信号の非反転論１１Ｉ匍号ｔ％
咳Ｉｌｌお工び第２のインノ（−夕の出力匍号の論理積
を出力する論理積回路により出力することｔ特徴と丁２
、特許請求の範囲＠１項記載のＭＩ８集積回路における
ヒステリシス入力回路Ｏ
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15508781A JPS5856519A (ja) | 1981-09-30 | 1981-09-30 | Ｍｉｓ集積回路におけるヒステリシス入力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15508781A JPS5856519A (ja) | 1981-09-30 | 1981-09-30 | Ｍｉｓ集積回路におけるヒステリシス入力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5856519A true JPS5856519A (ja) | 1983-04-04 |
Family
ID=15598362
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15508781A Pending JPS5856519A (ja) | 1981-09-30 | 1981-09-30 | Ｍｉｓ集積回路におけるヒステリシス入力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5856519A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0694391A3 (en) * | 1994-07-29 | 1996-05-15 | Canon Kk | Print head and printing device using the same |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51989U (ja) * | 1974-06-18 | 1976-01-07 |
-
1981
- 1981-09-30 JP JP15508781A patent/JPS5856519A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51989U (ja) * | 1974-06-18 | 1976-01-07 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0694391A3 (en) * | 1994-07-29 | 1996-05-15 | Canon Kk | Print head and printing device using the same |
| US6054689A (en) * | 1994-07-29 | 2000-04-25 | Canon Kabushiki Kaisha | Printing head and printing apparatus using same |
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