JPH0473891B2 - - Google Patents
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- JPH0473891B2 JPH0473891B2 JP61284647A JP28464786A JPH0473891B2 JP H0473891 B2 JPH0473891 B2 JP H0473891B2 JP 61284647 A JP61284647 A JP 61284647A JP 28464786 A JP28464786 A JP 28464786A JP H0473891 B2 JPH0473891 B2 JP H0473891B2
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- 230000000737 periodic effect Effects 0.000 claims description 20
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 9
- 230000003111 delayed effect Effects 0.000 claims description 5
- 238000010586 diagram Methods 0.000 description 4
- 230000007257 malfunction Effects 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/15—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors
- H03K5/151—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with two complementary outputs
- H03K5/1515—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with two complementary outputs non-overlapping
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- Nonlinear Science (AREA)
- Manipulation Of Pulses (AREA)
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は、１つの周期信号から複数の周期信
号を発生する周期信号発生回路に関するものであ
る。
号を発生する周期信号発生回路に関するものであ
る。
［従来の技術］
第３図は、半導体集積回路装置において用いら
れている従来のクロツク信号発生回路である。
れている従来のクロツク信号発生回路である。
このクロツク信号発生回路は１つのクロツク信
号から複数のクロツク信号を発生するものであ
り、主として第１の論理積ゲート回路１、第２の
論理積ゲート回路２、第１のインバータ３０、第
２のインバータ４０、および第３のインバータ５
から構成されている。
号から複数のクロツク信号を発生するものであ
り、主として第１の論理積ゲート回路１、第２の
論理積ゲート回路２、第１のインバータ３０、第
２のインバータ４０、および第３のインバータ５
から構成されている。
第１の論理積ゲート回路１は、２つのNAND
回路１１，１２と４つのインバータ１３，１４，
５，２５とｐチヤネル形トランジスタ１７とｎチ
ヤネル形トランジスタ１８とで構成されている。
インバータ５の入力端子とNAND回路１２の一
方の入力端子との接続点ａ１、および、インバー
タ１３の入力端子とNAND回路１２の他方の入
力端子との接続点ｂ１を入力端子とし、トランジ
スタ１７のドレインとトランジスタ１８のドレイ
ンとの接続点ｃ１を出力端子としている。
回路１１，１２と４つのインバータ１３，１４，
５，２５とｐチヤネル形トランジスタ１７とｎチ
ヤネル形トランジスタ１８とで構成されている。
インバータ５の入力端子とNAND回路１２の一
方の入力端子との接続点ａ１、および、インバー
タ１３の入力端子とNAND回路１２の他方の入
力端子との接続点ｂ１を入力端子とし、トランジ
スタ１７のドレインとトランジスタ１８のドレイ
ンとの接続点ｃ１を出力端子としている。
第２の論理積ゲート回路２も同様に２つの
NAND回路２１，２２と４つのインバータ回路
２３，２４，２５，２６とｐチヤネル形トランジ
スタ２７とｎチヤネル形トランジスタ２８とで構
成されている。インバータ２５の入力端子と
NAND回路２２の一方の入力端子との接続点ａ
２、および、インバータ２３の入力端子と
NAND回路２２の他方の入力端子との接続点ｂ
２を入力端子とし、トランジスタ２７のドレイン
とトランジスタ２８のドレインとの接続点ｃ２を
出力端子としている。
NAND回路２１，２２と４つのインバータ回路
２３，２４，２５，２６とｐチヤネル形トランジ
スタ２７とｎチヤネル形トランジスタ２８とで構
成されている。インバータ２５の入力端子と
NAND回路２２の一方の入力端子との接続点ａ
２、および、インバータ２３の入力端子と
NAND回路２２の他方の入力端子との接続点ｂ
２を入力端子とし、トランジスタ２７のドレイン
とトランジスタ２８のドレインとの接続点ｃ２を
出力端子としている。
第１の論理積ゲート回路１については、入力端
子ａ１および入力端子ｂ１の両方が「Ｈ」レベル
となつたときのみ出力端子ｃ１が「Ｈ」レベルと
なり、それ以外の場合には出力端子ｃ１は「Ｌ」
レベルとなる。同様に、第２の論理積ゲート回路
２については、入力端子ａ２および入力端子ｂ２
の両方が「Ｈ」レベルとなつたときのみ、出力端
子ｃ２が「Ｈ」レベルとなり、それ以外の場合に
は出力端子ｃ２は「Ｌ」レベルとなる。
子ａ１および入力端子ｂ１の両方が「Ｈ」レベル
となつたときのみ出力端子ｃ１が「Ｈ」レベルと
なり、それ以外の場合には出力端子ｃ１は「Ｌ」
レベルとなる。同様に、第２の論理積ゲート回路
２については、入力端子ａ２および入力端子ｂ２
の両方が「Ｈ」レベルとなつたときのみ、出力端
子ｃ２が「Ｈ」レベルとなり、それ以外の場合に
は出力端子ｃ２は「Ｌ」レベルとなる。
第１の論理積ゲート回路１の出力端子ｃ１は第
１のインバータ３０を介して第２の論理積ゲート
回路２の一方の入力端子ｂ２に接続されている。
また第２の論理積ゲート回路２の出力端子ｃ２は
第２のインバータ４０を介して第１の論理積ゲー
ト１の一方の入力端子ｂ１に接続されている。第
１の論理積ゲート回路１の他方の入力端子ａ１に
はインバータ６１，６２を介してクロツク信号線
CLKが接続され、第２の論理積ゲート回路２の
他方の入力端子ａ２には第３のインバータ５およ
びインバータ６１，６２を介してクロツク信号線
CLKが接続されている。第３のインバータ５は
第１の論理積ゲート回路１の一部を構成するとと
もにクロツク信号を反転して第１の論理積ゲート
回路２の入力端子ａ２に入力する働きをする。
１のインバータ３０を介して第２の論理積ゲート
回路２の一方の入力端子ｂ２に接続されている。
また第２の論理積ゲート回路２の出力端子ｃ２は
第２のインバータ４０を介して第１の論理積ゲー
ト１の一方の入力端子ｂ１に接続されている。第
１の論理積ゲート回路１の他方の入力端子ａ１に
はインバータ６１，６２を介してクロツク信号線
CLKが接続され、第２の論理積ゲート回路２の
他方の入力端子ａ２には第３のインバータ５およ
びインバータ６１，６２を介してクロツク信号線
CLKが接続されている。第３のインバータ５は
第１の論理積ゲート回路１の一部を構成するとと
もにクロツク信号を反転して第１の論理積ゲート
回路２の入力端子ａ２に入力する働きをする。
第４図に示すように、クロツク信号線CLKに、
「Ｈ」レベルと「Ｌ」レベルが同時間ずつ交互に
繰返されるクロツク信号を入力すると、第１の論
理積ゲート回路１の出力端子ｃ１にはクロツク信
号の少しなまつた波形の信号が現われ、第２の論
理積ゲート回路２の出力端子ｃ２にはクロツク信
号を反転した波形の少しなまつた信号が現われ
る。
「Ｈ」レベルと「Ｌ」レベルが同時間ずつ交互に
繰返されるクロツク信号を入力すると、第１の論
理積ゲート回路１の出力端子ｃ１にはクロツク信
号の少しなまつた波形の信号が現われ、第２の論
理積ゲート回路２の出力端子ｃ２にはクロツク信
号を反転した波形の少しなまつた信号が現われ
る。
クロツク信号が「Ｈ」レベルから「Ｌ」レベル
に変化し、第１の論理積ゲート回路１の出力端子
ｃ１の信号が「Ｈ」レベルから「Ｌ」レベルに変
化したとき、インバータ３０の論理が出力端子ｃ
１の信号の３１ａにおける論理しきい値において
反転することによつて、第２の論理積ゲート回路
２の出力端子ｃ２の信号が３１ｂにおいて「Ｌ」
レベルから「Ｈ」レベルに反転する。また、クロ
ツク信号が「Ｌ」レベルから「Ｈ」レベルに変化
し、第２の論理積ゲート回路２の出力端子ｃ２の
信号が「Ｈ」レベルから「Ｌ」レベルに変化した
とき、インバータ４０の論理が出力端子ｃ２の信
号の４１ａにおける論理しきい値において反転す
ることによつて、第１の論理積ゲート回路１の出
力端子ｃ１の信号は４１ｂにおいて「Ｌ」レベル
から「Ｈ」レベルに反転する。通常、インバータ
３０および４０の論理しきい値は、電源電圧VCC
の1/2である。
に変化し、第１の論理積ゲート回路１の出力端子
ｃ１の信号が「Ｈ」レベルから「Ｌ」レベルに変
化したとき、インバータ３０の論理が出力端子ｃ
１の信号の３１ａにおける論理しきい値において
反転することによつて、第２の論理積ゲート回路
２の出力端子ｃ２の信号が３１ｂにおいて「Ｌ」
レベルから「Ｈ」レベルに反転する。また、クロ
ツク信号が「Ｌ」レベルから「Ｈ」レベルに変化
し、第２の論理積ゲート回路２の出力端子ｃ２の
信号が「Ｈ」レベルから「Ｌ」レベルに変化した
とき、インバータ４０の論理が出力端子ｃ２の信
号の４１ａにおける論理しきい値において反転す
ることによつて、第１の論理積ゲート回路１の出
力端子ｃ１の信号は４１ｂにおいて「Ｌ」レベル
から「Ｈ」レベルに反転する。通常、インバータ
３０および４０の論理しきい値は、電源電圧VCC
の1/2である。
このように出力端子ｃ２およびｃ１の信号は、
互いの信号が「Ｈ」レベルから「Ｌ」レベルに変
化してインバータ３０および４０の論理しきい値
に達したときに「Ｌ」レベルから「Ｈ」レベルに
反転するので、図に示すように、０レベルでない
時間が２つの信号波形で重なり合う部分が生じて
くる。第４図において、Ｔ２は出力端子ｃ１およ
びｃ２の信号の０レベルでない部分がオーバラツ
プする時間を示している。
互いの信号が「Ｈ」レベルから「Ｌ」レベルに変
化してインバータ３０および４０の論理しきい値
に達したときに「Ｌ」レベルから「Ｈ」レベルに
反転するので、図に示すように、０レベルでない
時間が２つの信号波形で重なり合う部分が生じて
くる。第４図において、Ｔ２は出力端子ｃ１およ
びｃ２の信号の０レベルでない部分がオーバラツ
プする時間を示している。
［発明が解決しようとする問題点］
半導体集積回路装置においては、出力端子ｃ１
およびｃ２には長い配線が接続されるのが普通で
あり、これは大きな容量性負荷が接続されるのと
同じことになる。この容量が大きくなるに従つて
波形のなまり具合も大きくなり、０レベルでない
部分が互いにオーバラツプする時間Ｔ２が大きく
なつてくるため、出力端子ｃ１およびｃ２に発生
するクロツク信号により制御される回路が誤動作
を起こす等の問題があつた。
およびｃ２には長い配線が接続されるのが普通で
あり、これは大きな容量性負荷が接続されるのと
同じことになる。この容量が大きくなるに従つて
波形のなまり具合も大きくなり、０レベルでない
部分が互いにオーバラツプする時間Ｔ２が大きく
なつてくるため、出力端子ｃ１およびｃ２に発生
するクロツク信号により制御される回路が誤動作
を起こす等の問題があつた。
この発明は上記のような問題点を解消するため
になされたもので、発生する複数の周期信号の互
いにオーバラツプする時間を低減することができ
る周期信号発生回路を得ることを目的とする。
になされたもので、発生する複数の周期信号の互
いにオーバラツプする時間を低減することができ
る周期信号発生回路を得ることを目的とする。
［問題点を解決するための手段］
この発明に係る周期信号発生回路は、第１の論
理積ゲート回路の出力信号を反転させて第２の論
理積ゲート回路に入力する反転回路および第２の
論理積ゲート回路の出力信号を反転させて第１の
論理積ゲート回路に入力する反転回路の論理しき
い値を低くまたは高く設定することにより、互い
に、一方の論理積ゲート回路の出力信号の反転に
よる他方の論理積ゲート回路の出力信号の反転時
期を遅らせたものである。
理積ゲート回路の出力信号を反転させて第２の論
理積ゲート回路に入力する反転回路および第２の
論理積ゲート回路の出力信号を反転させて第１の
論理積ゲート回路に入力する反転回路の論理しき
い値を低くまたは高く設定することにより、互い
に、一方の論理積ゲート回路の出力信号の反転に
よる他方の論理積ゲート回路の出力信号の反転時
期を遅らせたものである。
［作用］
この発明に係る周期信号発生回路においては、
反転回路の論理しきい値を低くまたは高く設定す
ることによつて、互いに、一方の論理積ゲート回
路の出力信号の反転による他方の論理積ゲート回
路の反転時期を遅らせているので、互いの出力信
号がオーバラツプする時間が短縮される。
反転回路の論理しきい値を低くまたは高く設定す
ることによつて、互いに、一方の論理積ゲート回
路の出力信号の反転による他方の論理積ゲート回
路の反転時期を遅らせているので、互いの出力信
号がオーバラツプする時間が短縮される。
［実施例］
以下、この発明の一実施例を図面を用いて説明
する。
する。
第１図はこの発明によるクロツク信号発生回路
であり、クロツク信号線CLKに入力される１つ
のクロツク信号から出力端子ｃ１およびｃ２に２
つのクロツク信号を発生するものである。このク
ロツク信号発生回路は、主として第１の論理積ゲ
ート回路１、第２の論理積ゲート回路２、第１の
インバータ３、第２のインバータ４、および第３
のインバータ５から構成されている。第１の論理
積ゲート回路１および第２の論理積ゲート回路２
は第３図の従来の回路と全く同様に構成されてい
る。
であり、クロツク信号線CLKに入力される１つ
のクロツク信号から出力端子ｃ１およびｃ２に２
つのクロツク信号を発生するものである。このク
ロツク信号発生回路は、主として第１の論理積ゲ
ート回路１、第２の論理積ゲート回路２、第１の
インバータ３、第２のインバータ４、および第３
のインバータ５から構成されている。第１の論理
積ゲート回路１および第２の論理積ゲート回路２
は第３図の従来の回路と全く同様に構成されてい
る。
すなわち、第１の論理積ゲート回路１は２つの
NAND回路１１，１２と４つのインバータ１３，
１４，５，２５と２つのトランジスタ１７，１８
とで構成されており、また、第２の論理積ゲート
回路２は２つのNAND回路２１，２２と４つの
インバータ２３，２４，２５，２６と２つのトラ
ンジスタ２７，２８とで構成されている。
NAND回路１１，１２と４つのインバータ１３，
１４，５，２５と２つのトランジスタ１７，１８
とで構成されており、また、第２の論理積ゲート
回路２は２つのNAND回路２１，２２と４つの
インバータ２３，２４，２５，２６と２つのトラ
ンジスタ２７，２８とで構成されている。
第１の論理積ゲート回路１については、入力端
子ａ１および入力端子ｂ１の両方が「Ｈ」レベル
となつたときのみ出力端子ｃ１が「Ｈ」レベルと
なり、それ以外の場合には出力端子ｃ１は「Ｌ」
レベルとなる。同様に、第２の論理積ゲート回路
２については、入力端子ａ２および入力端子ｂ２
の両方が「Ｈ」レベルとなつたときのみ出力端子
ｃ２が「Ｈ」レベルとなり、それ以外の場合には
出力端子ｃ２は「Ｌ」レベルとなる。
子ａ１および入力端子ｂ１の両方が「Ｈ」レベル
となつたときのみ出力端子ｃ１が「Ｈ」レベルと
なり、それ以外の場合には出力端子ｃ１は「Ｌ」
レベルとなる。同様に、第２の論理積ゲート回路
２については、入力端子ａ２および入力端子ｂ２
の両方が「Ｈ」レベルとなつたときのみ出力端子
ｃ２が「Ｈ」レベルとなり、それ以外の場合には
出力端子ｃ２は「Ｌ」レベルとなる。
第１の論理積ゲート回路１の出力端子ｃ１は第
１のインバータ３を介して第２の論理積ゲート回
路２の一方の入力端子ｂ２に接続されている。ま
た、第２の論理積ゲート回路２の出力端子ｃ２は
第２のインバータ４を介して第１の論理積ゲート
回路１の一方の入力端子ｂ１に接続されている。
これらのインバータ３および４は、たとえばその
インバータ回路を構成するｎチヤネル形トランジ
スタのチヤネル幅を大きく、またｐチヤネル形ト
ランジスタのチヤネル幅を小さくすることによつ
て論理しきい値が低く設定されたものである。た
とえばこの論理しきい値は、電源電圧をVCCとす
ると、0.3VCCに設定されている。
１のインバータ３を介して第２の論理積ゲート回
路２の一方の入力端子ｂ２に接続されている。ま
た、第２の論理積ゲート回路２の出力端子ｃ２は
第２のインバータ４を介して第１の論理積ゲート
回路１の一方の入力端子ｂ１に接続されている。
これらのインバータ３および４は、たとえばその
インバータ回路を構成するｎチヤネル形トランジ
スタのチヤネル幅を大きく、またｐチヤネル形ト
ランジスタのチヤネル幅を小さくすることによつ
て論理しきい値が低く設定されたものである。た
とえばこの論理しきい値は、電源電圧をVCCとす
ると、0.3VCCに設定されている。
第１の論理積ゲート回路１の他方の入力端子ａ
１にはインバータ６１，６２を介してクロツク信
号線CLKが接続され、第２の論理積ゲート回路
２の他方の入力端子ａ２には第３のインバータ５
およびインバータ６１，６２を介してクロツク信
号線CLKが接続されている。
１にはインバータ６１，６２を介してクロツク信
号線CLKが接続され、第２の論理積ゲート回路
２の他方の入力端子ａ２には第３のインバータ５
およびインバータ６１，６２を介してクロツク信
号線CLKが接続されている。
第２図に示すように、クロツク信号線CLKに、
「Ｈ」レベルと「Ｌ」レベルが同時間ずつ交互に
繰返されるクロツク信号を入力すると、第１の論
理積ゲート回路１の出力端子ｃ１にはクロツク信
号の少しなまつた波形の信号が現われ、第２の論
理積ゲート回路２の出力端子ｃ２にはクロツク信
号を反転した波形の少しなまつた信号が現われ
る。これらの信号の発生の原理は従来例と同様で
あるが、インバータ３の論理しきい値３ａが低い
ので、インバータ３が出力端子ｃ１の信号の低い
レベルにおいて反転し、このため、出力端子ｃ２
の信号の「Ｌ」レベルから「Ｈ」レベルへの反転
が遅延し、３ｂにおいて反転する。また、インバ
ータ４の論理しきい値４ａが低いので、インバー
タ４が出力端子ｃ２の信号の低いレベルにおいて
反転し、このため、出力端子ｃ１の信号の「Ｌ」
レベルから「Ｈ」レベルへの反転が遅延し、４ｂ
において反転する。
「Ｈ」レベルと「Ｌ」レベルが同時間ずつ交互に
繰返されるクロツク信号を入力すると、第１の論
理積ゲート回路１の出力端子ｃ１にはクロツク信
号の少しなまつた波形の信号が現われ、第２の論
理積ゲート回路２の出力端子ｃ２にはクロツク信
号を反転した波形の少しなまつた信号が現われ
る。これらの信号の発生の原理は従来例と同様で
あるが、インバータ３の論理しきい値３ａが低い
ので、インバータ３が出力端子ｃ１の信号の低い
レベルにおいて反転し、このため、出力端子ｃ２
の信号の「Ｌ」レベルから「Ｈ」レベルへの反転
が遅延し、３ｂにおいて反転する。また、インバ
ータ４の論理しきい値４ａが低いので、インバー
タ４が出力端子ｃ２の信号の低いレベルにおいて
反転し、このため、出力端子ｃ１の信号の「Ｌ」
レベルから「Ｈ」レベルへの反転が遅延し、４ｂ
において反転する。
このようにインバータ３および４の論理しきい
値を低く設定して出力端子ｃ１の信号および出力
端子ｃ２の信号の「Ｌ」レベルから「Ｈ」レベル
への反転を遅らせることによつて、両信号の０レ
ベルでない部分がオーバラツプする時間Ｔ１を短
縮することができ、互いにオーバラツプする時間
が短い理想的なクロツク信号を発生させることが
できる。
値を低く設定して出力端子ｃ１の信号および出力
端子ｃ２の信号の「Ｌ」レベルから「Ｈ」レベル
への反転を遅らせることによつて、両信号の０レ
ベルでない部分がオーバラツプする時間Ｔ１を短
縮することができ、互いにオーバラツプする時間
が短い理想的なクロツク信号を発生させることが
できる。
なお、上記実施例においては、インバータ３，
４を構成するトランジスタのチヤネル幅を変える
ことでインバータ３，４の論理しきい値を低く設
定しているが、チヤネル長を変える等、他の方法
によつて論理しきい値を低く設定してもよい。
４を構成するトランジスタのチヤネル幅を変える
ことでインバータ３，４の論理しきい値を低く設
定しているが、チヤネル長を変える等、他の方法
によつて論理しきい値を低く設定してもよい。
また、上記実施例においては、１つのクロツク
信号から２つのクロツク信号を発生する回路につ
いて示したが、論理積ゲート回路を３つ以上設
け、インバータを４つ以上設けて、３つ以上のク
ロツク信号を発生する回路としてもよい。
信号から２つのクロツク信号を発生する回路につ
いて示したが、論理積ゲート回路を３つ以上設
け、インバータを４つ以上設けて、３つ以上のク
ロツク信号を発生する回路としてもよい。
さらに、この発明は、クロツク信号を発生する
場合に限らず、クロツク信号以外の周期信号を発
生する場合にも適用される。
場合に限らず、クロツク信号以外の周期信号を発
生する場合にも適用される。
［発明の効果］
以上のようにこの発明によれば、反転回路の論
理しきい値を変えることによつて出力信号が互い
にオーバラツプする時間が短縮されるので、発生
する周期信号で制御される回路の誤動作が低減さ
れる。
理しきい値を変えることによつて出力信号が互い
にオーバラツプする時間が短縮されるので、発生
する周期信号で制御される回路の誤動作が低減さ
れる。
第１図はこの発明の一実施例の回路図、第２図
は同実施例の入力信号および出力信号の波形図、
第３図は従来のクロツク信号発生回路の回路図、
第４図は従来のクロツク信号発生回路の入力信号
および出力信号の波形図である。 図において、１は第１の論理積ゲート回路、２
は第２の論理積ゲート回路、３は第１のインバー
タ、４は第２のインバータ、５は第３のインバー
タ、CLKはクロツク信号線、ｃ１，ｃ２は出力
端子である。なお、各図中同一符号は同一または
相当部分を示す。
は同実施例の入力信号および出力信号の波形図、
第３図は従来のクロツク信号発生回路の回路図、
第４図は従来のクロツク信号発生回路の入力信号
および出力信号の波形図である。 図において、１は第１の論理積ゲート回路、２
は第２の論理積ゲート回路、３は第１のインバー
タ、４は第２のインバータ、５は第３のインバー
タ、CLKはクロツク信号線、ｃ１，ｃ２は出力
端子である。なお、各図中同一符号は同一または
相当部分を示す。
Claims (1)
- 【特許請求の範囲】 １ 第１の論理積ゲート回路、第２の論理積ゲー
ト回路、第１の反転回路、第２の反転回路、およ
び第３の反転回路を少なくとも有し、前記第１の
論理積ゲート回路には前記第２の論理積ゲート回
路の出力信号が前記第２の反転回路を介して入力
されるとともに周期信号が入力され、また前記第
２の論理積ゲート回路には前記第１の論理積ゲー
ト回路の出力信号が前記第１の反転回路を介して
入力されるとともに前記周期信号が前記第３の反
転回路を介して入力され、互いに一方の論理積ゲ
ート回路の出力信号の反転により他方の論理積ゲ
ート回路の出力信号を反転させることによつて、
前記第１の論理積ゲート回路および前記第２の論
理積ゲート回路から互いに反転した周期信号が出
力される周期信号発生回路において、 前記第１の反転回路および第２の反転回路の論
理しきい値を低くまたは高く設定することによつ
て、互いに一方の論理積ゲート回路の出力信号の
反転による他方の論理積ゲート回路の出力信号の
反転時期を遅らせたことを特徴とする周期信号発
生回路。 ２ 前記第１の論理積ゲート回路および第２の論
理積ゲート回路は、互いに一方の論理積ゲート回
路の出力信号が高レベルから低レベルに変化する
ことによつて他方の論理積ゲート回路の出力信号
が低レベルから高レベルに変化するものであり、
前記第１の反転回路および第２の反転回路の論理
しきい値は低く設定されていることを特徴とする
特許請求の範囲第１項記載の周期信号発生回路。 ３ 前記第１の反転回路および第２の反転回路の
論理しきい値は、電源電圧をVCCとすると、
0.3VCCに設定されていることを特徴とする特許請
求の範囲第１項または第２項記載の周期信号発生
回路。 ４ 前記周期信号はクロツク信号であることを特
徴とする特許請求の範囲第１項ないし第３項のい
ずれかに記載の周期信号発生回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61284647A JPS63136815A (ja) | 1986-11-28 | 1986-11-28 | 周期信号発生回路 |
| DE19873740362 DE3740362A1 (de) | 1986-11-28 | 1987-11-27 | Schaltung zur periodischen signalerzeugung |
| US07/125,470 US4827157A (en) | 1986-11-28 | 1987-11-27 | Periodic signal generator circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61284647A JPS63136815A (ja) | 1986-11-28 | 1986-11-28 | 周期信号発生回路 |
Publications (2)
| Publication Number | Publication Date |
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| JPS63136815A JPS63136815A (ja) | 1988-06-09 |
| JPH0473891B2 true JPH0473891B2 (ja) | 1992-11-24 |
Family
ID=17681173
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61284647A Granted JPS63136815A (ja) | 1986-11-28 | 1986-11-28 | 周期信号発生回路 |
Country Status (3)
| Country | Link |
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- 1986-11-28 JP JP61284647A patent/JPS63136815A/ja active Granted
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1987
- 1987-11-27 US US07/125,470 patent/US4827157A/en not_active Expired - Fee Related
- 1987-11-27 DE DE19873740362 patent/DE3740362A1/de active Granted
Also Published As
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| JPS63136815A (ja) | 1988-06-09 |
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| DE3740362A1 (de) | 1988-06-09 |
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