JPS5857696A - 電源投入時における記憶装置制御方式 - Google Patents
電源投入時における記憶装置制御方式Info
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- JPS5857696A JPS5857696A JP56155254A JP15525481A JPS5857696A JP S5857696 A JPS5857696 A JP S5857696A JP 56155254 A JP56155254 A JP 56155254A JP 15525481 A JP15525481 A JP 15525481A JP S5857696 A JPS5857696 A JP S5857696A
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- Japan
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- power supply
- logic
- signal
- storage device
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- Pending
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Static Random-Access Memory (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は情報処理装置に係り、特に記憶装着に使用して
いるメモリ素子が記憶の状態によってエネルギ消費に差
がある＠が場合において該記憶装置に電力を供給するた
めの電源の必要ピーク答弁を減少させる方法に関する。
いるメモリ素子が記憶の状態によってエネルギ消費に差
がある＠が場合において該記憶装置に電力を供給するた
めの電源の必要ピーク答弁を減少させる方法に関する。
情報処理装［（ｔｌ算機と略称する）における主Ｈ己憶
装置（メモリと略称する）を形成するメモ１７ Ｘ子は
時代とともに変化し、高速、少消費電力、小形化が追求
され、近年はＭＯ８ランダムアクセスメモ１７ （Ｔｖ
ｌｏＳＲＡＭと称す）等に代表される半導体メモリが主
力とかっている。一方、計算機が使用するメモリの芥拓
゛は年とともに急速に太’８８化しており、計算機の電
力消費圀・中に占ぬるメモリの宵１力消費Ｎは、メモリ
素子自体の少消岬ψ市１力化にもかかわらず比重として
はむしろ増加する傾向にある。
装置（メモリと略称する）を形成するメモ１７ Ｘ子は
時代とともに変化し、高速、少消費電力、小形化が追求
され、近年はＭＯ８ランダムアクセスメモ１７ （Ｔｖ
ｌｏＳＲＡＭと称す）等に代表される半導体メモリが主
力とかっている。一方、計算機が使用するメモリの芥拓
゛は年とともに急速に太’８８化しており、計算機の電
力消費圀・中に占ぬるメモリの宵１力消費Ｎは、メモリ
素子自体の少消岬ψ市１力化にもかかわらず比重として
はむしろ増加する傾向にある。
一方ＭＯ８ＲＡＭ の電力消費は一般に動作状ｈ口す
なはち記憶を保存するのみの非選択状ｂｒと、書き込み
、読み出しを行う選択状態で現状でも？！ｔ、ｌχ１０
倍と大きな差があり、選択状態にすると消費電力が増加
するので、メモリに電力を供給するＷｌｉの負荷は計算
機の動作状態によって変化するが１組Ｗ機が通常動作中
において邑択ル： ７）ｔ４ Ｋ ６るメモリの全体に
対する比率（選択率）は電源の応答時間のレベルで平均
するからは１７２以下である。
なはち記憶を保存するのみの非選択状ｂｒと、書き込み
、読み出しを行う選択状態で現状でも？！ｔ、ｌχ１０
倍と大きな差があり、選択状態にすると消費電力が増加
するので、メモリに電力を供給するＷｌｉの負荷は計算
機の動作状態によって変化するが１組Ｗ機が通常動作中
において邑択ル： ７）ｔ４ Ｋ ６るメモリの全体に
対する比率（選択率）は電源の応答時間のレベルで平均
するからは１７２以下である。
なお第１図は従来例でメモリを含むＫ［η機の説明図で
あり図中の１は処理装置本体（ＣＰＵと称す）２は電源
、３は電源制御装置（ＩＪＰＣと称す）、９は演算処理
部、１０はメモリ制御部、ｌｌａ・・・はメモリ紫子の
チップ、１２ａ・・・は該チップの選択状態を制御する
ドライバである。また破線は電力へ、実線は信号の流れ
を示す。
あり図中の１は処理装置本体（ＣＰＵと称す）２は電源
、３は電源制御装置（ＩＪＰＣと称す）、９は演算処理
部、１０はメモリ制御部、ｌｌａ・・・はメモリ紫子の
チップ、１２ａ・・・は該チップの選択状態を制御する
ドライバである。また破線は電力へ、実線は信号の流れ
を示す。
こうした装置においてＵ ＰＣ３の指示により電源２を
投入すると、ＣＰＵＩに電力が供給される。
投入すると、ＣＰＵＩに電力が供給される。
しかし、電源投入時の過渡状態と［２てＣＰＵＩ内の論
理状態が確立するまでの時１ｊ１１においてドライバ］
２ａ・・・の出力でありテップｌｌａ・・・のモードを
制御する信号の条件が通常のＭＯ８ＲＡＭ においては
ＯＶＯ側が選ａ＜＝件で動作電圧（ハイレベル側の電圧
で論理Ｌ ］ 〕） ４ｔｔｌが非選択であるため電圧
が立ち上る着での間はテップｌｌａ・・・の全てが選択
状態となる。首たメモリ匍］御部１０内の論理が確立す
るまでの間も同様である。
理状態が確立するまでの時１ｊ１１においてドライバ］
２ａ・・・の出力でありテップｌｌａ・・・のモードを
制御する信号の条件が通常のＭＯ８ＲＡＭ においては
ＯＶＯ側が選ａ＜＝件で動作電圧（ハイレベル側の電圧
で論理Ｌ ］ 〕） ４ｔｔｌが非選択であるため電圧
が立ち上る着での間はテップｌｌａ・・・の全てが選択
状態となる。首たメモリ匍］御部１０内の論理が確立す
るまでの間も同様である。
したがって匍１圧が定常とかり、論理が確定する壕での
間電源２は定常時に比して２倍以上の電流をを求される
ことｉｌ′Ｃ′ｈる。
間電源２は定常時に比して２倍以上の電流をを求される
ことｉｌ′Ｃ′ｈる。
そして上Ｈ己の１区流答景を委求するの−、寛綜投入時
のみで」〕り実際の使用時ＶＣは不用でおるのに谷用と
しては用意せねばηらないと汲う欠点があった。
のみで」〕り実際の使用時ＶＣは不用でおるのに谷用と
しては用意せねばηらないと汲う欠点があった。
本発明は上削ｊの様か背ガにかんがみ論理の確定する１
での１ｌｊ１ナンブｌｌａ・・・・・・のモードヶ選択
する信号をＩＪ ＰＣ３より供給することにより所定の
時Ｍ１は無条件に非選択とすることを目的としている。
での１ｌｊ１ナンブｌｌａ・・・・・・のモードヶ選択
する信号をＩＪ ＰＣ３より供給することにより所定の
時Ｍ１は無条件に非選択とすることを目的としている。
そして本発明の特徴は上らシ１目的全バ１悌紫子静と、
該記１ｘテ累子群に対するＦｔｌＬ憶京子選択手段と、
これらの制御手段を廟するＩＣ憶装置と、該記憶装置を
含む装置に給電する電３源をｆｌｉｌｌ償（１する７４
丁、源制血１手段を廟する情報処理装偏にツっ・いて、
」−配ｈｔ２１’、＋Ａ系子選択手段の選択先住として
無理テｆ）非選択条件を作成する論Ｐト十段と、該論理
−１一段の無味−件非選択入力午件作成手段を崩し、ｉ
ｔ源制ω１１手段によって上記記憶製置に対する電源を
投入する除、電源に対する投入指令を上記無条件非選択
条件作成＋段のや外設定入力とし所定時間後に解除する
ことによって実現することでおる。
該記１ｘテ累子群に対するＦｔｌＬ憶京子選択手段と、
これらの制御手段を廟するＩＣ憶装置と、該記憶装置を
含む装置に給電する電３源をｆｌｉｌｌ償（１する７４
丁、源制血１手段を廟する情報処理装偏にツっ・いて、
」−配ｈｔ２１’、＋Ａ系子選択手段の選択先住として
無理テｆ）非選択条件を作成する論Ｐト十段と、該論理
−１一段の無味−件非選択入力午件作成手段を崩し、ｉ
ｔ源制ω１１手段によって上記記憶製置に対する電源を
投入する除、電源に対する投入指令を上記無条件非選択
条件作成＋段のや外設定入力とし所定時間後に解除する
ことによって実現することでおる。
本発明をより具体的に説明するため以下実施例にもとす
き説明する。
き説明する。
第２図は本発明の一実施例に係る説明図、共通部分の番
号は第１図と同一として図中１３ａ・・・は無条件イン
ヒビット入力を設けたドライバ（ノア賠浬〕、１４は時
間設定手段、２は無条件インヒビット信号である。
号は第１図と同一として図中１３ａ・・・は無条件イン
ヒビット入力を設けたドライバ（ノア賠浬〕、１４は時
間設定手段、２は無条件インヒビット信号である。
図の構成においてＵＰＣ３が電源２に投入指示信号を送
ると電源が投入されると同時に、該信号の最初で時間設
定手段′ｆ：動作させ信号Ｚを論理（０）としてドライ
バ１３ａ・・・に与えると該ドライバ１３ａ・・・の出
力はメモリ制御部１０からの入力の論理にかかわらず論
理口〕となりす２ブｌｌａ・・・は無条件に非選択とな
る。そして電源２の電圧が定常とかり、ＣＰＵ１内の論
理が確立してメモリ制純部１０におけるメモリチップを
選択する条件が確立した後に１時間設定手段により信号
２を論理［１〕にする様構成することによって１ｗｌ源
２は装置電源投入時のビーク雷１力容掃を要求されるこ
と彦く設計出来るので電源が小さく出光ζスト的にも安
価に実現出来ると云う効果を生ずる。
ると電源が投入されると同時に、該信号の最初で時間設
定手段′ｆ：動作させ信号Ｚを論理（０）としてドライ
バ１３ａ・・・に与えると該ドライバ１３ａ・・・の出
力はメモリ制御部１０からの入力の論理にかかわらず論
理口〕となりす２ブｌｌａ・・・は無条件に非選択とな
る。そして電源２の電圧が定常とかり、ＣＰＵ１内の論
理が確立してメモリ制純部１０におけるメモリチップを
選択する条件が確立した後に１時間設定手段により信号
２を論理［１〕にする様構成することによって１ｗｌ源
２は装置電源投入時のビーク雷１力容掃を要求されるこ
と彦く設計出来るので電源が小さく出光ζスト的にも安
価に実現出来ると云う効果を生ずる。
なお本実施例においてＶｉ信信号２の作成、手段を、Ｕ
ＰＣ３から電源２を投入する信号と時間設定手段１４に
よって説明したが、Ｕ Ｐ Ｃａ内のその他の制御信号
から合成することはもちろん可能である。ｔた信号Ｚを
ドライバ＋３ａ・・・の入力条件としたがチップｌｌａ
・・・の入力にインバータアンプを介した信号２を直撃
副ア論理で加えることが出来、かつ該インバータアンプ
の電源はＩＴ Ｊ〕Ｃ３よりｒ？ｆ接供給することも明
朗である、以上説明した如く１本発明によれは装置電源
投入時の電源のピーク容量を大巾に減少させることが出
来るので装置の電源設計が２１ｉｒ！ＶＣなり実親、コ
ストを低下出来る。
ＰＣ３から電源２を投入する信号と時間設定手段１４に
よって説明したが、Ｕ Ｐ Ｃａ内のその他の制御信号
から合成することはもちろん可能である。ｔた信号Ｚを
ドライバ＋３ａ・・・の入力条件としたがチップｌｌａ
・・・の入力にインバータアンプを介した信号２を直撃
副ア論理で加えることが出来、かつ該インバータアンプ
の電源はＩＴ Ｊ〕Ｃ３よりｒ？ｆ接供給することも明
朗である、以上説明した如く１本発明によれは装置電源
投入時の電源のピーク容量を大巾に減少させることが出
来るので装置の電源設計が２１ｉｒ！ＶＣなり実親、コ
ストを低下出来る。
第１図は従来槁′成の説明図、第２図は本発明の一実施
例の説明図、図中１は処理装置に本体（ＣＰＵ）２はｉ
１ｃ’１ｌｒＲ１３はｍ源制拗装Ｍ（ＬＪＰＣ’）、Ｉ
ＯＵメモリ制御部、Ｉｌａ、ｌｌｂ・・・けメモリ素子
のチップ、１２ａ・・・と１３ａ・・・けドライバ、Ｉ
４は時間設定手段、である。 ７− 第 １ 図 第２図 ５４７−
例の説明図、図中１は処理装置に本体（ＣＰＵ）２はｉ
１ｃ’１ｌｒＲ１３はｍ源制拗装Ｍ（ＬＪＰＣ’）、Ｉ
ＯＵメモリ制御部、Ｉｌａ、ｌｌｂ・・・けメモリ素子
のチップ、１２ａ・・・と１３ａ・・・けドライバ、Ｉ
４は時間設定手段、である。 ７− 第 １ 図 第２図 ５４７−
Claims (1)
- 記憶素子群と、該記憶素子群に対する記憶素子選択手段
と、これら制御手段を有する記憶装置と該記憶装置を含
む装置に給電する電源を制御する電源制御手段を有する
情報処理装置において、上記記憶素子選択手段の選択条
件として無条件非選択条件を作成する論理手段と、該論
理手段の無条件非選択入力条件作成手段を有し、電源制
御手段によって上記記憶装置に対する電源を投入する際
、電源に対する投入指令を上記無条件非選択条件作成手
段の条件設定入力と一定時間後に解除することを特徴と
する電源投入時における記憶装置制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56155254A JPS5857696A (ja) | 1981-09-30 | 1981-09-30 | 電源投入時における記憶装置制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56155254A JPS5857696A (ja) | 1981-09-30 | 1981-09-30 | 電源投入時における記憶装置制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5857696A true JPS5857696A (ja) | 1983-04-05 |
Family
ID=15601897
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56155254A Pending JPS5857696A (ja) | 1981-09-30 | 1981-09-30 | 電源投入時における記憶装置制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5857696A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007149138A (ja) * | 2007-03-19 | 2007-06-14 | Renesas Technology Corp | 不揮発性メモリ装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5627734B2 (ja) * | 1973-02-22 | 1981-06-26 |
-
1981
- 1981-09-30 JP JP56155254A patent/JPS5857696A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5627734B2 (ja) * | 1973-02-22 | 1981-06-26 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007149138A (ja) * | 2007-03-19 | 2007-06-14 | Renesas Technology Corp | 不揮発性メモリ装置 |
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