JPH01205257A - 集積回路 - Google Patents
集積回路Info
- Publication number
- JPH01205257A JPH01205257A JP63028698A JP2869888A JPH01205257A JP H01205257 A JPH01205257 A JP H01205257A JP 63028698 A JP63028698 A JP 63028698A JP 2869888 A JP2869888 A JP 2869888A JP H01205257 A JPH01205257 A JP H01205257A
- Authority
- JP
- Japan
- Prior art keywords
- microprocessor
- data
- address
- random access
- bus
- Prior art date
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- Pending
Links
- 238000000034 method Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 1
Landscapes
- Microcomputers (AREA)
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は集積回路に係わり、特にマイクロプロセッサと
マイクロプロセッサで使用するデータを一時的に記憶す
るランダム・アクセス・メモリとが同一チップ上に実装
された集積回路に関する。
マイクロプロセッサで使用するデータを一時的に記憶す
るランダム・アクセス・メモリとが同一チップ上に実装
された集積回路に関する。
従来、マイクロプロセッサと、マイクロプロセッサで使
用するデータを一時記憶するランダム・アクセス・メモ
リとが同一チップ上に実装された集積回路において、ラ
ンダム・アクセス・メモリの内容を読み出す方式として
は、ランダム・アクセス・メモリの内容を読み出すマイ
クロプログラムをマイクロプロセッサに実行させ、マイ
クロプロセッサを介して外部にランダム・アクセス・メ
モリの内容を読み出す方式が用いられていた。
用するデータを一時記憶するランダム・アクセス・メモ
リとが同一チップ上に実装された集積回路において、ラ
ンダム・アクセス・メモリの内容を読み出す方式として
は、ランダム・アクセス・メモリの内容を読み出すマイ
クロプログラムをマイクロプロセッサに実行させ、マイ
クロプロセッサを介して外部にランダム・アクセス・メ
モリの内容を読み出す方式が用いられていた。
上述したように従来の集積回路では、内蔵するランダム
・アクセス・メモリの内容を読み出すのにマイクロプロ
セッサを介入させて実施していたため、マイクロプロセ
ッサがストール状態になった場合、内蔵するランダム・
アクセス・メモリの内容が読み出せず、また内蔵するラ
ンダム・アクセス・メモリの内容を読み出すのにマイク
ロプロセッサが介入するため、その介入によりマイクロ
プロセッサの内部状態が変化してしまうという問題があ
った。
・アクセス・メモリの内容を読み出すのにマイクロプロ
セッサを介入させて実施していたため、マイクロプロセ
ッサがストール状態になった場合、内蔵するランダム・
アクセス・メモリの内容が読み出せず、また内蔵するラ
ンダム・アクセス・メモリの内容を読み出すのにマイク
ロプロセッサが介入するため、その介入によりマイクロ
プロセッサの内部状態が変化してしまうという問題があ
った。
本発明はこのような事情に鑑みてなされたものであり、
マイクロプロセッサを介入することなくマイクロプロセ
ッサの一時記憶用のランダム・アクセス・メモリの内容
を読み出すことができる集積回路を提供することを目的
とするものである。
マイクロプロセッサを介入することなくマイクロプロセ
ッサの一時記憶用のランダム・アクセス・メモリの内容
を読み出すことができる集積回路を提供することを目的
とするものである。
本発明は上記目的を達成するために、マイクロプログラ
ムを実行するマイクロプロセッサと、このマイクロプロ
セッサで使用するデータを一時記憶するランダム・アク
セス・メモリと、マイクロプロセッサと外部のアドレス
バスとの間に接続されマイクロプロセッサから出力され
るアドレスデータをアドレスバスに出力するバッファ回
路と、マイクロプロセッサと外部のデータバスとの間に
接続されデータバスから入力されるマイクロ命令をマイ
クロプロセッサに入力し、またはデータバスから入力さ
れるデータをランダム・アクセス・メモリに入力するデ
ータ選択回路と、マイクロプロセッサとランダム・アク
セス・メモリとの間に接続されマイクロプロセッサから
指定されるアドレスデータまたはアドレスバスから入力
されるアドレスデータをランダム・アクセス・メモリに
出力するアドレス選択回路とを有し、前記したマイクロ
プロセッサ、バッファ回路、データ選択回路およびアド
レス選択回路が制御線により共通接続され、この制御線
が外部の制御端子に接続されるとともに、この制御端子
に特定の信号が入力された場合にマイクロプロセッサの
動作が停止し、アドレス選択回路はアドレスバスから入
力されるアドレスデータをランダム・アクセス・メモリ
に入力し、データ選択回路はデータバスから入力される
データをランダム・アクセス・メモリに入力するモード
に切り換えられることを特徴とするものである。
ムを実行するマイクロプロセッサと、このマイクロプロ
セッサで使用するデータを一時記憶するランダム・アク
セス・メモリと、マイクロプロセッサと外部のアドレス
バスとの間に接続されマイクロプロセッサから出力され
るアドレスデータをアドレスバスに出力するバッファ回
路と、マイクロプロセッサと外部のデータバスとの間に
接続されデータバスから入力されるマイクロ命令をマイ
クロプロセッサに入力し、またはデータバスから入力さ
れるデータをランダム・アクセス・メモリに入力するデ
ータ選択回路と、マイクロプロセッサとランダム・アク
セス・メモリとの間に接続されマイクロプロセッサから
指定されるアドレスデータまたはアドレスバスから入力
されるアドレスデータをランダム・アクセス・メモリに
出力するアドレス選択回路とを有し、前記したマイクロ
プロセッサ、バッファ回路、データ選択回路およびアド
レス選択回路が制御線により共通接続され、この制御線
が外部の制御端子に接続されるとともに、この制御端子
に特定の信号が入力された場合にマイクロプロセッサの
動作が停止し、アドレス選択回路はアドレスバスから入
力されるアドレスデータをランダム・アクセス・メモリ
に入力し、データ選択回路はデータバスから入力される
データをランダム・アクセス・メモリに入力するモード
に切り換えられることを特徴とするものである。
本発明によればマイクロプロセッサの介入なしでマイク
ロプロセッサの一時記憶用のランダム・アクセス・メモ
リの内容を読み出すことができる。
ロプロセッサの一時記憶用のランダム・アクセス・メモ
リの内容を読み出すことができる。
以下、本発明の実施例を図面を参照して説明する。
第１図には本発明に係わる集積回路の一実施例の構成が
示されている。同図において、集積回路１００は、マイ
クロプロセッサ１０、アドレス選択回路２０、ランダム
・アクセス・メモリ（以下、ＲＡＭと記す）３０、バッ
ファ回路４０、およびデータ選択回路５０により構成さ
れている。また集積回路１００は、アドレスバス２００
、データバス３００、および制御端子４００に接続され
ている。
示されている。同図において、集積回路１００は、マイ
クロプロセッサ１０、アドレス選択回路２０、ランダム
・アクセス・メモリ（以下、ＲＡＭと記す）３０、バッ
ファ回路４０、およびデータ選択回路５０により構成さ
れている。また集積回路１００は、アドレスバス２００
、データバス３００、および制御端子４００に接続され
ている。
上記構成からなる集積回路１００の動作は以下の通りで
ある。
ある。
まず、制御端子４００をローレベルにすると、バッファ
４０はマイクロプロセッサ１０からのアドレスデータを
アドレスバス２００に出力しかつデータ選択回路５０は
マイクロプロセッサ１０のデータバスをデータバス３０
０に接続するとともに、アドレス選択回路２０はマイク
ロプロセッサ１０から出力されたＲＡＭアドレスをＲＡ
Ｍ３０へ供給するモードになる。マイクロプロセッサ１
０はバッファ回路４０を介してアドレスバス２０Ｏにア
ドレスを出力するとともに、データ選択回路５０を介し
て、データバス３００上のデータを内部に入力し、マイ
クロ、命令として実行を開始する。ここでマイクロプロ
セッサ１０がＲＡＭ３０を使用した場合、マイクロプロ
セッサ１０よりアドレス選択回路２０を介してＲＡＭ３
０にアドレスデータを出力するとともにデータのＲＡＭ
３０へのリードライト動作を実行する。
４０はマイクロプロセッサ１０からのアドレスデータを
アドレスバス２００に出力しかつデータ選択回路５０は
マイクロプロセッサ１０のデータバスをデータバス３０
０に接続するとともに、アドレス選択回路２０はマイク
ロプロセッサ１０から出力されたＲＡＭアドレスをＲＡ
Ｍ３０へ供給するモードになる。マイクロプロセッサ１
０はバッファ回路４０を介してアドレスバス２０Ｏにア
ドレスを出力するとともに、データ選択回路５０を介し
て、データバス３００上のデータを内部に入力し、マイ
クロ、命令として実行を開始する。ここでマイクロプロ
セッサ１０がＲＡＭ３０を使用した場合、マイクロプロ
セッサ１０よりアドレス選択回路２０を介してＲＡＭ３
０にアドレスデータを出力するとともにデータのＲＡＭ
３０へのリードライト動作を実行する。
次に制御端子４００をハイレベルにすると、バッファ回
路４０はディスイネーブル状態になり、アドレス選択回
路２０はアドレスバス２００からのアドレスデータをＲ
ＡＭ３０へ供給しかつＲＡＭ３０からのリードデータは
データ選択回路５０を介してデータバス３００へ出力す
るモードになるとともに、マイクロプロセッサ１０は停
止状態になる。
路４０はディスイネーブル状態になり、アドレス選択回
路２０はアドレスバス２００からのアドレスデータをＲ
ＡＭ３０へ供給しかつＲＡＭ３０からのリードデータは
データ選択回路５０を介してデータバス３００へ出力す
るモードになるとともに、マイクロプロセッサ１０は停
止状態になる。
ここで、アドレスバス２００にＲＡＭ３０上のアドレス
データをセットすると、このアドレスデータに対応する
データがＲＡＭ３０より読み出され、データバス３００
より出力される。
データをセットすると、このアドレスデータに対応する
データがＲＡＭ３０より読み出され、データバス３００
より出力される。
以上説明したように、本発明によればマイクロプロセッ
サの介入なしに、集積回路内部のマイクロプロセッサの
一時記憶用として使用されているＲＡＭの内容を読み出
すことができる。
サの介入なしに、集積回路内部のマイクロプロセッサの
一時記憶用として使用されているＲＡＭの内容を読み出
すことができる。
第１図は本発明に係わる集積回路の一実施例を示す構成
図である。 １０・・・・・・マイクロプロセッサ、２０・・・・・
・アドレス選択回路、 ３０・・・・・・ＲＡＭ。 ４０・・・・・・ バッファ回路、 ５０・・・・・・データ選択回路、 １００・・・・・・集積回路、 ２００・・・・・・アドレスバス、 ３００・・・・・・データバス、 ４００・・・・・・制御端子。 ・ 出願人 日本電気株式会社 代理人 弁理士 山内梅雄
図である。 １０・・・・・・マイクロプロセッサ、２０・・・・・
・アドレス選択回路、 ３０・・・・・・ＲＡＭ。 ４０・・・・・・ バッファ回路、 ５０・・・・・・データ選択回路、 １００・・・・・・集積回路、 ２００・・・・・・アドレスバス、 ３００・・・・・・データバス、 ４００・・・・・・制御端子。 ・ 出願人 日本電気株式会社 代理人 弁理士 山内梅雄
Claims (1)
- 【特許請求の範囲】 マイクロプログラムを実行するマイクロプロセッサと、 このマイクロプロセッサで使用するデータを一時記憶す
るランダム・アクセス・メモリと、マイクロプロセッサ
と外部のアドレスバスとの間に接続されマイクロプロセ
ッサから出力されるアドレスデータをアドレスバスに出
力するバッファ回路と、 マイクロプロセッサと外部のデータバスとの間に接続さ
れデータバスから入力されるマイクロ命令をマイクロプ
ロセッサに入力し、またはデータバスから入力されるデ
ータをランダム・アクセス・メモリに入力するデータ選
択回路と、 マイクロプロセッサとランダム・アクセス・メモリとの
間に接続されマイクロプロセッサから指定されるアドレ
スデータまたはアドレスバスから入力されるアドレスデ
ータをランダム・アクセス・メモリに出力するアドレス
選択回路とを有し、前記マイクロプロセッサ、バッファ
回路、データ選択回路およびアドレス選択回路が制御線
により共通接続され、この制御線が外部の制御端子に接
続されるとともに、この制御端子に特定の信号が入力さ
れた場合にマイクロプロセッサの動作が停止し、アドレ
ス選択回路はアドレスバスから入力されるアドレスデー
タをランダム・アクセス・メモリに入力し、データ選択
回路はデータバスから入力されるデータをランダム・ア
クセス・メモリに入力するモードに切り換えられること
を特徴とする集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63028698A JPH01205257A (ja) | 1988-02-12 | 1988-02-12 | 集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63028698A JPH01205257A (ja) | 1988-02-12 | 1988-02-12 | 集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01205257A true JPH01205257A (ja) | 1989-08-17 |
Family
ID=12255692
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63028698A Pending JPH01205257A (ja) | 1988-02-12 | 1988-02-12 | 集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01205257A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7266630B2 (en) | 2002-12-16 | 2007-09-04 | Matsushita Electric Industrial Co., Ltd. | CPU contained LSI |
-
1988
- 1988-02-12 JP JP63028698A patent/JPH01205257A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7266630B2 (en) | 2002-12-16 | 2007-09-04 | Matsushita Electric Industrial Co., Ltd. | CPU contained LSI |
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