JPH055372B2 - - Google Patents
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- JPH055372B2 JPH055372B2 JP62202664A JP20266487A JPH055372B2 JP H055372 B2 JPH055372 B2 JP H055372B2 JP 62202664 A JP62202664 A JP 62202664A JP 20266487 A JP20266487 A JP 20266487A JP H055372 B2 JPH055372 B2 JP H055372B2
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- Bipolar Integrated Circuits (AREA)
- Recrystallisation Techniques (AREA)
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は半導体装置の製造方法に係わり、バイ
ポーラ型トランジスタを含む集積回路の製造方法
に関するもので、特に高速・高集積な集積回路の
製造に使用されるものである。
ポーラ型トランジスタを含む集積回路の製造方法
に関するもので、特に高速・高集積な集積回路の
製造に使用されるものである。
（従来の技術）
従来のバイボーラ型トランジスタを含む集積回
路の場合、第４図で示した様な構造を有し、Ｐ型
基板上に、N+埋込み層、N-エピタキシヤル層、
Ｐ型ベース層、N+エミツタ層を順次形成してい
た。第４図において１０はＰ型Si基板、１１は
N+埋込み層、１２はN-エピタキシヤル層、１３
はSiO2膜、１４はN+層、１５はP+層（外部ベー
ス）、１６はP+ポリシリコン層、１７はＰ型層
（内部ベース）、１８はN+層（エミツタ）、１９は
エミツタポリシリコン、２０は電極である。
路の場合、第４図で示した様な構造を有し、Ｐ型
基板上に、N+埋込み層、N-エピタキシヤル層、
Ｐ型ベース層、N+エミツタ層を順次形成してい
た。第４図において１０はＰ型Si基板、１１は
N+埋込み層、１２はN-エピタキシヤル層、１３
はSiO2膜、１４はN+層、１５はP+層（外部ベー
ス）、１６はP+ポリシリコン層、１７はＰ型層
（内部ベース）、１８はN+層（エミツタ）、１９は
エミツタポリシリコン、２０は電極である。
（発明が解決しようとする問題点）
従来技術を用いて高速デバイスを形成する場
合、以下に示す様な問題があつた。
合、以下に示す様な問題があつた。
(1) 不純物の再分布：特に埋込みN+領域11から、
表面側に向かいドナーの拡散が進行するため、
浅いエピタキシヤル層１２を実現することが困
難であり、まコレクタN-領域12のキヤリア濃
度分布を制御することが困難であつた。
表面側に向かいドナーの拡散が進行するため、
浅いエピタキシヤル層１２を実現することが困
難であり、まコレクタN-領域12のキヤリア濃
度分布を制御することが困難であつた。
(2) 浅い接合形成が困難：ベースを制御性良く形
成するために、イオン注入法は不可欠である
が、イオン注入法の場合、注入深部を深くする
と、注入不純物分布の拡がりも同時に大きくな
るため、所望のキヤリア濃度分布を得ることは
困難である。分布形状を急激にするために低加
速エネルギーでイオン注入を行なうと、拡散に
より所望のキヤリア濃度分布を得る必要がある
が、この場合不純物の再分布を引き起こす、キ
ヤリア濃度分布の制御が困難などの問題があ
る。
成するために、イオン注入法は不可欠である
が、イオン注入法の場合、注入深部を深くする
と、注入不純物分布の拡がりも同時に大きくな
るため、所望のキヤリア濃度分布を得ることは
困難である。分布形状を急激にするために低加
速エネルギーでイオン注入を行なうと、拡散に
より所望のキヤリア濃度分布を得る必要がある
が、この場合不純物の再分布を引き起こす、キ
ヤリア濃度分布の制御が困難などの問題があ
る。
(3) コストが高い：ウエハに浅く均一なエピタキ
シヤル層１２及び埋込み層１１を形成するのは
困難であり、ウエハ自体のコストも高くなる。
また素子分離においても、トレンチアイソレー
シヨン等の素子分離が必要となり、コストが高
くなる。
シヤル層１２及び埋込み層１１を形成するのは
困難であり、ウエハ自体のコストも高くなる。
また素子分離においても、トレンチアイソレー
シヨン等の素子分離が必要となり、コストが高
くなる。
そこで本発明は、高速半導体デバイスを簡便
に、制御性良く、安価に作成することを目的と
している。
に、制御性良く、安価に作成することを目的と
している。
［発明の構成］
（問題点を解決するための手段と作用）
本発明は、第一導電型半導体基板の主表面上に
選択的に第二導電型高濃度領域を形成する工程
と、前記半導体基板の主表面上に第一熱酸化膜を
形成する工程と、該第一熱酸化膜上に第一絶縁膜
を形成する工程と、前記高濃度領域上の第一絶縁
膜及び第一熱酸化膜のベース・エミツタ形成予定
領域に第一の開口部と、コレクタ形成予定領域に
第二の開口部を形成する工程と、該第一及び第二
の開口部に非晶質あるいは多結晶よりなる第一の
半導体膜を埋め込む工程と、前記第一の半導体膜
に第二導電型不純物を導入する工程と、前記第一
の半導体膜を半導体基板と同一面方向に再結晶化
させ、第一の半導体埋込み領域とする工程と、前
記第一の半導体埋込み領域の表面を酸化し第二熱
酸化膜を形成する工程と、前記第二熱酸化膜上部
に非晶質あるいは多結晶よりなる第二の半導体膜
を形成する工程と、前記第二半導体膜に第一導電
型不純物を導入する工程と、前記第二半導体膜上
に第二絶縁膜を形成する工程と、半導体基板主表
面上でベース取出し領域を除く部分の第二絶縁
膜、第二半導体膜及び第二熱酸化膜を除去する工
程と、半導体基板主表面上に非晶質あるいは多結
晶よりなる第三半導体膜を形成する工程と、前記
第三半導体膜に第一導電型不純物を導入する工程
と、前記第三半導体膜のうちベース・エミツタを
形成する領域以外の部分を除去する工程と、半導
体基板主面上に第三絶縁膜を形成する工程と、前
記第三半導体膜を半導体基板、第一埋込み半導体
領域と同一面方向に再結晶化させ第二埋込み半導
体領域とする工程と、第三絶縁膜をエツチバツク
し第二絶縁膜側壁に第三絶縁膜よりなるサイド・
ウオールを形成する工程と、半導体主面上に非晶
質あるいは多結晶よりなる第四半導体膜を形成す
る工程と、前記第四半導体膜に第二導電型不純物
に導入する工程と、エミツタ・コレクタ領域以外
の第四半導体膜を除去する工程と、半導体主面上
に第四絶縁膜を形成する工程と、熱工程によりエ
ミツタ領域の不純物を活性化させる工程と、第四
絶縁膜に開口をもうけ電極取り出しを行なう工程
とを具備したことを特徴する。即ち本発明では、
従来のエピタキシヤル基板を用いず、シリコン基
板に選択的に固相エピタキシヤル成長（SPEとい
う）を行なうことで、プロセス全体の低温化を計
ることにより、上記目的を達成している。特にコ
レクタN-領域用SPEとベース領域SPEを２回に
分け行なうことより、キヤリア濃度分布の制御性
に勝れたプロセスを実現している。
選択的に第二導電型高濃度領域を形成する工程
と、前記半導体基板の主表面上に第一熱酸化膜を
形成する工程と、該第一熱酸化膜上に第一絶縁膜
を形成する工程と、前記高濃度領域上の第一絶縁
膜及び第一熱酸化膜のベース・エミツタ形成予定
領域に第一の開口部と、コレクタ形成予定領域に
第二の開口部を形成する工程と、該第一及び第二
の開口部に非晶質あるいは多結晶よりなる第一の
半導体膜を埋め込む工程と、前記第一の半導体膜
に第二導電型不純物を導入する工程と、前記第一
の半導体膜を半導体基板と同一面方向に再結晶化
させ、第一の半導体埋込み領域とする工程と、前
記第一の半導体埋込み領域の表面を酸化し第二熱
酸化膜を形成する工程と、前記第二熱酸化膜上部
に非晶質あるいは多結晶よりなる第二の半導体膜
を形成する工程と、前記第二半導体膜に第一導電
型不純物を導入する工程と、前記第二半導体膜上
に第二絶縁膜を形成する工程と、半導体基板主表
面上でベース取出し領域を除く部分の第二絶縁
膜、第二半導体膜及び第二熱酸化膜を除去する工
程と、半導体基板主表面上に非晶質あるいは多結
晶よりなる第三半導体膜を形成する工程と、前記
第三半導体膜に第一導電型不純物を導入する工程
と、前記第三半導体膜のうちベース・エミツタを
形成する領域以外の部分を除去する工程と、半導
体基板主面上に第三絶縁膜を形成する工程と、前
記第三半導体膜を半導体基板、第一埋込み半導体
領域と同一面方向に再結晶化させ第二埋込み半導
体領域とする工程と、第三絶縁膜をエツチバツク
し第二絶縁膜側壁に第三絶縁膜よりなるサイド・
ウオールを形成する工程と、半導体主面上に非晶
質あるいは多結晶よりなる第四半導体膜を形成す
る工程と、前記第四半導体膜に第二導電型不純物
に導入する工程と、エミツタ・コレクタ領域以外
の第四半導体膜を除去する工程と、半導体主面上
に第四絶縁膜を形成する工程と、熱工程によりエ
ミツタ領域の不純物を活性化させる工程と、第四
絶縁膜に開口をもうけ電極取り出しを行なう工程
とを具備したことを特徴する。即ち本発明では、
従来のエピタキシヤル基板を用いず、シリコン基
板に選択的に固相エピタキシヤル成長（SPEとい
う）を行なうことで、プロセス全体の低温化を計
ることにより、上記目的を達成している。特にコ
レクタN-領域用SPEとベース領域SPEを２回に
分け行なうことより、キヤリア濃度分布の制御性
に勝れたプロセスを実現している。
（実施例）
以下図面を参照して本発明の一実施例を説明す
る。第１図ａ〜ｎに本発明の一実施例による集積
回路形成工程を示す断面図を示した。
る。第１図ａ〜ｎに本発明の一実施例による集積
回路形成工程を示す断面図を示した。
(a) Ｐ型半導体基板２１上にイオン注入マスク２
３を形成し、75AS+イオン注入を行ない、N+埋
込み層２２を形成する。イオン注入条件は加速
電圧40keV、ドーズ量１×1016cm-2程度であ
る。層２２の表面濃度は少なくとも１×019cm
-3であればよい。（第１図ａ） (b) マスク２３を除去した後、基板表面を酸化
し、該表面に熱酸化膜２４を500Åを形成した
後、CVD法によりSiO2膜２５を3000Å形成す
る。本CVD膜厚がN-コレクタの厚さを決定す
るため、より高耐圧を目指す場合、より厚い
CVD膜２５を形成する。（第１図ｂ） (c) CVD膜２５及び熱酸化膜２４のうちベー
ス・エミツタ領域、コレクタ領域の形成予定領
域を選択的に除去（開口）した後、4500Åのポ
リシリコン膜（非晶質でも可）２６を形成す
る。このポリシリコン膜２６は前記開口を完全
に満たす必要があるため、前記CVD膜厚によ
り変更を要する。さらにフオトレジスト膜２７
により表面を平坦化する。（第１図ｃ） (d) 異方性ドライエツチング技術を用い、全面を
エツチングバツクし、ベース・エミツタ、コレ
クタ形成予定領域にポリシリコン膜２６（２６
１，２６2で表わす）が埋込まれた形状とする。
さらに、表面からN-コレクタ用不純物イオン
注入２８を行なう。このイオン注入条件の一例
は、31P+、180keV、５×1011cm-2＋31P+、
90keV、３×1011cm-2＋31P+、40keV、1.5×
1011cm-2である。またSPEを効率良く行なわせ
るため、ポリシリコンの非晶質化、基板、ポリ
シリコン界面の均一化が必要となるため、シリ
コンイオン注入２９を行なう（例えば界面の自
然酸化膜破壊）。注入条件の一例は、28Si+、
180keV、１×1016cm-2＋28Si+、90keV、６×
1015cm-2＋28Si+、40keV、３×1015cm-2である。
（第１図ｄ） (e) 550℃、N2中で２時間熱処理を加えると、単
結晶の第一埋込半導体領域（N-コレクタ）２
６（２６3，２６4で表わす）が形成される。さ
らに、その表面に約500Å熱酸化膜３０を形成
する。（第１図ｅ） (f) ボロンを1018〜1020cm-3程度含有する1000Å
ポリシリコン膜３１とCVD法による2500Åの
SiO2膜３２を形成する。なお本ポリシリコン
は、アンドープポリシリコンにイオン注入法に
よりボロンを導入したものでもかまわない。
（第１図ｆ） (g) 異方性エツチングを用い、ベース取出し領域
以外のSiO2膜３２、ポリシリコン膜３１を除
去し、さらにウエツトエツチングにより熱酸化
膜３０を除去する。その上にアンドープポリシ
リコン膜３３を1500Å形成する。（第１図ｇ） (h) アンドープポリシリコン３３のベース・エミ
ツタ形成部およびその周辺のみを残し、他を除
去する（残部を３３1で示す）。（第１図ｈ） (i) レジストエツチバツク法により、ベース・エ
ミツタ領域にのみ埋込みポリシリコン膜３３
（３３2で示す）を形成する。（第１図ｉ） (j) 内部ベース形成用イオン注入３４を行なう。
イオン注入条件の一例は11B+、30keV、１×
1014cm-2である。ポリシリコン界面及びポリシ
リコン非晶質化のためのイオン注入３５を行な
う。注入条件の一例は28Si+、100keV、１×
1016cm-2である。ここで550℃、N2中で２時間
熱処理を加えると、単結晶化された第二埋込み
半導体領域（内部ベース）３３（３３3で表わ
す）が形成される。さらにその上部へCVD法
によるSiO2膜３６を2000Å形成する。（第１図
ｊ） (k) SiO2膜３６をエツチバツクし、サイドウオ
ール３６（３６1で示す）を形成する。（第１図
ｋ） (l) エミツタ、コレクタ領域上にAsドープポリ
シリコン膜３７あるいはAsドープSiC膜を形成
する。このドープの手段はイオン注入法を用い
てもかまわない。（第１図ｌ） (m) 全面にCVD法によりSiO2膜３８を形成した
後、ランプラニールを用い、1000℃、10secの
熱処理を加え、ベース３３3上部にエミツタ
（図示せず）を形成する。（第１図ｍ） (n) SiO2膜３８を開口し、電極配線３９〜４１
を形成し、半導体装置が完成する。（第１図ｎ） なお本発明は実施例のみに限らず種々の応用が
可能である。例えば実施例ではNPNバイポーラ
トランジスタについて適用したが、PNPバイポ
ーラトランジスタにも適用できる。また本発明に
おいては、第１ないし第３の半導体膜にポリシリ
コンあるいはアモルフアスシリコンを用い、第四
半導体膜に、シリコンよりバンドギヤツプの広い
炭化シリコン等の物質を用いてもよい。
３を形成し、75AS+イオン注入を行ない、N+埋
込み層２２を形成する。イオン注入条件は加速
電圧40keV、ドーズ量１×1016cm-2程度であ
る。層２２の表面濃度は少なくとも１×019cm
-3であればよい。（第１図ａ） (b) マスク２３を除去した後、基板表面を酸化
し、該表面に熱酸化膜２４を500Åを形成した
後、CVD法によりSiO2膜２５を3000Å形成す
る。本CVD膜厚がN-コレクタの厚さを決定す
るため、より高耐圧を目指す場合、より厚い
CVD膜２５を形成する。（第１図ｂ） (c) CVD膜２５及び熱酸化膜２４のうちベー
ス・エミツタ領域、コレクタ領域の形成予定領
域を選択的に除去（開口）した後、4500Åのポ
リシリコン膜（非晶質でも可）２６を形成す
る。このポリシリコン膜２６は前記開口を完全
に満たす必要があるため、前記CVD膜厚によ
り変更を要する。さらにフオトレジスト膜２７
により表面を平坦化する。（第１図ｃ） (d) 異方性ドライエツチング技術を用い、全面を
エツチングバツクし、ベース・エミツタ、コレ
クタ形成予定領域にポリシリコン膜２６（２６
１，２６2で表わす）が埋込まれた形状とする。
さらに、表面からN-コレクタ用不純物イオン
注入２８を行なう。このイオン注入条件の一例
は、31P+、180keV、５×1011cm-2＋31P+、
90keV、３×1011cm-2＋31P+、40keV、1.5×
1011cm-2である。またSPEを効率良く行なわせ
るため、ポリシリコンの非晶質化、基板、ポリ
シリコン界面の均一化が必要となるため、シリ
コンイオン注入２９を行なう（例えば界面の自
然酸化膜破壊）。注入条件の一例は、28Si+、
180keV、１×1016cm-2＋28Si+、90keV、６×
1015cm-2＋28Si+、40keV、３×1015cm-2である。
（第１図ｄ） (e) 550℃、N2中で２時間熱処理を加えると、単
結晶の第一埋込半導体領域（N-コレクタ）２
６（２６3，２６4で表わす）が形成される。さ
らに、その表面に約500Å熱酸化膜３０を形成
する。（第１図ｅ） (f) ボロンを1018〜1020cm-3程度含有する1000Å
ポリシリコン膜３１とCVD法による2500Åの
SiO2膜３２を形成する。なお本ポリシリコン
は、アンドープポリシリコンにイオン注入法に
よりボロンを導入したものでもかまわない。
（第１図ｆ） (g) 異方性エツチングを用い、ベース取出し領域
以外のSiO2膜３２、ポリシリコン膜３１を除
去し、さらにウエツトエツチングにより熱酸化
膜３０を除去する。その上にアンドープポリシ
リコン膜３３を1500Å形成する。（第１図ｇ） (h) アンドープポリシリコン３３のベース・エミ
ツタ形成部およびその周辺のみを残し、他を除
去する（残部を３３1で示す）。（第１図ｈ） (i) レジストエツチバツク法により、ベース・エ
ミツタ領域にのみ埋込みポリシリコン膜３３
（３３2で示す）を形成する。（第１図ｉ） (j) 内部ベース形成用イオン注入３４を行なう。
イオン注入条件の一例は11B+、30keV、１×
1014cm-2である。ポリシリコン界面及びポリシ
リコン非晶質化のためのイオン注入３５を行な
う。注入条件の一例は28Si+、100keV、１×
1016cm-2である。ここで550℃、N2中で２時間
熱処理を加えると、単結晶化された第二埋込み
半導体領域（内部ベース）３３（３３3で表わ
す）が形成される。さらにその上部へCVD法
によるSiO2膜３６を2000Å形成する。（第１図
ｊ） (k) SiO2膜３６をエツチバツクし、サイドウオ
ール３６（３６1で示す）を形成する。（第１図
ｋ） (l) エミツタ、コレクタ領域上にAsドープポリ
シリコン膜３７あるいはAsドープSiC膜を形成
する。このドープの手段はイオン注入法を用い
てもかまわない。（第１図ｌ） (m) 全面にCVD法によりSiO2膜３８を形成した
後、ランプラニールを用い、1000℃、10secの
熱処理を加え、ベース３３3上部にエミツタ
（図示せず）を形成する。（第１図ｍ） (n) SiO2膜３８を開口し、電極配線３９〜４１
を形成し、半導体装置が完成する。（第１図ｎ） なお本発明は実施例のみに限らず種々の応用が
可能である。例えば実施例ではNPNバイポーラ
トランジスタについて適用したが、PNPバイポ
ーラトランジスタにも適用できる。また本発明に
おいては、第１ないし第３の半導体膜にポリシリ
コンあるいはアモルフアスシリコンを用い、第四
半導体膜に、シリコンよりバンドギヤツプの広い
炭化シリコン等の物質を用いてもよい。
第２図は本発明には属さないが、略本発明と同
様の原理でラテラルPNPトランジスタを実現し
た場合の例、第３図は同MOS型FETを実現した
場合の例である。第２図においてP+ポリシリコ
ン層３２1がコレクタ、３２2がエミツタ層を構成
する。４２は酸化膜、４３はフイールド絶縁膜、
４４はコレクタ電極、４５はエミツタ電極、４６
はベース電極である。第３図においてP+ポリシ
リコン層３２3がソース層、３２4がドレイン層、
４７がゲート絶縁膜、４８がN+ポリシリコン層、
４９がソース電極、５０がゲート電極、５１がド
レイン電極、５２がバツクゲート電極、５３がバ
ツクゲートコンタクト抵抗小のためのN+ポリシ
リコン層である。
様の原理でラテラルPNPトランジスタを実現し
た場合の例、第３図は同MOS型FETを実現した
場合の例である。第２図においてP+ポリシリコ
ン層３２1がコレクタ、３２2がエミツタ層を構成
する。４２は酸化膜、４３はフイールド絶縁膜、
４４はコレクタ電極、４５はエミツタ電極、４６
はベース電極である。第３図においてP+ポリシ
リコン層３２3がソース層、３２4がドレイン層、
４７がゲート絶縁膜、４８がN+ポリシリコン層、
４９がソース電極、５０がゲート電極、５１がド
レイン電極、５２がバツクゲート電極、５３がバ
ツクゲートコンタクト抵抗小のためのN+ポリシ
リコン層である。
［発明の効果］
本発明により超高速デバイスの作成が安定して
行なえる様になつた。安定した要因を以下に示
す。
行なえる様になつた。安定した要因を以下に示
す。
１ 全体の熱工程が大変短かく、また低温である
ため、不純物の再分布を減少させることが可能
となつた。
ため、不純物の再分布を減少させることが可能
となつた。
２ 活性層の深さを精密に制御することが可能と
なつた。
なつた。
３ 活性層内のキヤリア濃度分布を精密に制御す
ることが可能となつた。
ることが可能となつた。
以上の様な安定要因による歩留向上以外に、通
常のエピタキシヤル基板を不要としたため、製造
コストが低減できた。
常のエピタキシヤル基板を不要としたため、製造
コストが低減できた。
第１図は本発明の一実施例の工程説明図、第２
図、第３図は第１図に略類似する横型PNPトラ
ンジスタ、MOS型FETの断面図、第４図は従来
のバイポーラトランジスタの断面図である。 ２１……Ｐ型Si基板、２２……N+層、２３…
…SiO2膜、２４……熱酸化膜、２５……CVD
SiO2膜、２６……ポリシリコン層、２６3，２６4
……非結晶、２７……レジスト、２８……31P+イ
オン、２９……28Si+イオン、３０……熱酸化膜、
３１……P+ポリシリコン層、３２……CVD
SiO2膜、３３……ポリシリコン層、３３3……非
晶質、３４……11B+イオン、３５……28Si+イオ
ン、３６……CVD SiO2膜（サイドウオール）、
３７……N+ポリシリコン層、３８……CVD
SiO2膜、３９……エミツタ電極、４０……ベー
ス電極、４１……コレクタ電極。
図、第３図は第１図に略類似する横型PNPトラ
ンジスタ、MOS型FETの断面図、第４図は従来
のバイポーラトランジスタの断面図である。 ２１……Ｐ型Si基板、２２……N+層、２３…
…SiO2膜、２４……熱酸化膜、２５……CVD
SiO2膜、２６……ポリシリコン層、２６3，２６4
……非結晶、２７……レジスト、２８……31P+イ
オン、２９……28Si+イオン、３０……熱酸化膜、
３１……P+ポリシリコン層、３２……CVD
SiO2膜、３３……ポリシリコン層、３３3……非
晶質、３４……11B+イオン、３５……28Si+イオ
ン、３６……CVD SiO2膜（サイドウオール）、
３７……N+ポリシリコン層、３８……CVD
SiO2膜、３９……エミツタ電極、４０……ベー
ス電極、４１……コレクタ電極。
Claims (1)
- 【特許請求の範囲】 １ 第一導電型半導体基板の主表面上に選択的に
第二導電型高濃度領域を形成する工程と、前記半
導体基板の主表面上に第一熱酸化膜を形成する工
程と、該第一熱酸化膜上に第一絶縁膜を形成する
工程と、前記高濃度領域上の第一絶縁膜及び第一
熱酸化膜のベース・エミツタ形成予定領域に第一
の開口部と、コレクタ形成予定領域に第二の開口
部を形成する工程と、該第一及び第二の開口部に
非晶質あるいは多結晶よりなる第一の半導体膜を
埋め込む工程と、前記第一の半導体膜に第二導電
型不純物を導入する工程と、前記第一の半導体膜
を半導体基板と同一面方向に再結晶化させ、第一
の半導体埋込み領域とする工程と、前記第一の半
導体埋込み領域の表面を酸化し第二熱酸化膜を形
成する工程と、前記第二熱酸化膜上部に非晶質あ
るいは多結晶よりなる第二の半導体膜を形成する
工程と、前記第二半導体膜に第一導電型不純物を
導入する工程と、前記第二半導体膜上に第二絶縁
膜を形成する工程と、半導体基板主表面上でベー
ス取出し領域を除く部分の第二絶縁膜、第二半導
体膜及び第二熱酸化膜を除去する工程と、半導体
基板主表面上に非晶質あるいは多結晶よりなる第
三半導体膜を形成する工程と、前記第三半導体膜
に第一導電型不純物を導入する工程と、前記第三
半導体膜のうちベース・エミツタを形成する領域
以外の部分を除去する工程と、半導体基板主面上
に第三絶縁膜を形成する工程と、前記第三半導体
膜を半導体基板、第一埋込み半導体領域と同一面
方向に再結晶化させ第二埋込み半導体領域とする
工程と、第三絶縁膜をエツチバツクし第二絶縁膜
側壁に第三絶縁膜よりなるサイド・ウオールを形
成する工程と、半導体主面上に非晶質あるいは多
結晶よりなる第四半導体膜を形成する工程と、前
記第四半導体膜に第二導電型不純物に導入する工
程と、エミツタ・コレクタ領域以外の第四半導体
膜を除去する工程と、半導体主面上に第四絶縁膜
を形成する工程と、熱工程によりエミツタ領域の
不純物を活性化させる工程と、第四絶縁膜に開口
をもうけ電極取り出しを行なう工程とを具備した
ことを特徴する半導体装置の製造方法。 ２ 前記第一及び第三の半導体膜を形成する際、
下地半導体基板あるいは半導体埋込み領域と半導
体膜界面の自然酸化膜をシリコンイオン注入法に
より破ることを特徴とする特許請求の範囲第１項
に記載の半導体装置の製造方法。 ３ 前記第一の多結晶半導体膜あるいは第三の半
導体膜を再結晶化させる以前に、該膜中に所望の
導電型を形成するための不純物導入を行なう以外
に前記膜中に存在する結晶性もなくし非晶質化す
るためにシリコンイオン注入を行なうことを特徴
とする特許請求の範囲第１項に記載の半導体装置
の製造方法。 ４ 前記第一導電型をＮ型、第二導電型をＰ型と
する特許請求の範囲第１項に記載の半導体装置の
製造方法。 ５ 前記半導体基板表面に形成する第二導電型高
濃度領域の表面濃度が少なくとも１×1019cm-3で
あることを特徴とする特許請求の範囲第１項に記
載の半導体装置の製造方法。 ６ 前記第一半導体膜、第二半導体膜、第三半導
体膜、第四半導体膜としてポリシリコンあるいは
アモルフアスシリコンを用いる特許請求の範囲第
１項に記載の半導体装置の製造方法。 ７ 前記第一半導体膜、第二半導体膜、第三半導
体膜にポリシリコンあるいはアモルフアスシリコ
ンを用い第四半導体膜にシリコンよりバンドギヤ
ツプの広い炭化シリコン等の物質を用いることを
特徴とする特許請求の範囲第１項に記載の半導体
装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62202664A JPS6445166A (en) | 1987-08-14 | 1987-08-14 | Manufacture of semiconductor device |
| US07/300,224 US4853342A (en) | 1987-08-14 | 1989-01-24 | Method of manufacturing semiconductor integrated circuit device having transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62202664A JPS6445166A (en) | 1987-08-14 | 1987-08-14 | Manufacture of semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6445166A JPS6445166A (en) | 1989-02-17 |
| JPH055372B2 true JPH055372B2 (ja) | 1993-01-22 |
Family
ID=16461101
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62202664A Granted JPS6445166A (en) | 1987-08-14 | 1987-08-14 | Manufacture of semiconductor device |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4853342A (ja) |
| JP (1) | JPS6445166A (ja) |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5028973A (en) * | 1989-06-19 | 1991-07-02 | Harris Corporation | Bipolar transistor with high efficient emitter |
| US5096840A (en) * | 1990-08-15 | 1992-03-17 | At&T Bell Laboratories | Method of making a polysilicon emitter bipolar transistor |
| JP3033155B2 (ja) * | 1990-08-22 | 2000-04-17 | 日本電気株式会社 | 半導体装置の製造方法 |
| US5266504A (en) * | 1992-03-26 | 1993-11-30 | International Business Machines Corporation | Low temperature emitter process for high performance bipolar devices |
| JP3172031B2 (ja) * | 1994-03-15 | 2001-06-04 | 株式会社東芝 | 半導体装置の製造方法 |
| US5543348A (en) * | 1995-03-29 | 1996-08-06 | Kabushiki Kaisha Toshiba | Controlled recrystallization of buried strap in a semiconductor memory device |
| JP3062065B2 (ja) * | 1995-10-20 | 2000-07-10 | 日本電気株式会社 | 半導体装置の製造方法 |
| US5905279A (en) * | 1996-04-09 | 1999-05-18 | Kabushiki Kaisha Toshiba | Low resistant trench fill for a semiconductor device |
| US6187641B1 (en) * | 1997-12-05 | 2001-02-13 | Texas Instruments Incorporated | Lateral MOSFET having a barrier between the source/drain region and the channel region using a heterostructure raised source/drain region |
| US6373100B1 (en) | 1998-03-04 | 2002-04-16 | Semiconductor Components Industries Llc | Semiconductor device and method for fabricating the same |
| US6331727B1 (en) * | 1998-08-07 | 2001-12-18 | Kabushiki Kaisha Toshiba | Semiconductor device and method of fabricating the same |
| KR100286349B1 (ko) * | 1999-04-19 | 2001-03-15 | 김영환 | 반도체 소자의 제조방법 |
| DE10034942B4 (de) * | 2000-07-12 | 2004-08-05 | Infineon Technologies Ag | Verfahren zur Erzeugung eines Halbleitersubstrats mit vergrabener Dotierung |
| JP4178240B2 (ja) * | 2003-10-28 | 2008-11-12 | 富士通マイクロエレクトロニクス株式会社 | 半導体装置の製造方法 |
| US7285473B2 (en) * | 2005-01-07 | 2007-10-23 | International Business Machines Corporation | Method for fabricating low-defect-density changed orientation Si |
| US7060585B1 (en) * | 2005-02-16 | 2006-06-13 | International Business Machines Corporation | Hybrid orientation substrates by in-place bonding and amorphization/templated recrystallization |
| US7709313B2 (en) * | 2005-07-19 | 2010-05-04 | International Business Machines Corporation | High performance capacitors in planar back gates CMOS |
| US10332972B2 (en) * | 2017-11-20 | 2019-06-25 | International Business Machines Corporation | Single column compound semiconductor bipolar junction transistor fabricated on III-V compound semiconductor surface |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5539677A (en) * | 1978-09-14 | 1980-03-19 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Semiconductor device and its manufacturing |
| US4616404A (en) * | 1984-11-30 | 1986-10-14 | Advanced Micro Devices, Inc. | Method of making improved lateral polysilicon diode by treating plasma etched sidewalls to remove defects |
| US4651410A (en) * | 1984-12-18 | 1987-03-24 | Semiconductor Division Thomson-Csf Components Corporation | Method of fabricating regions of a bipolar microwave integratable transistor |
| US4663831A (en) * | 1985-10-08 | 1987-05-12 | Motorola, Inc. | Method of forming transistors with poly-sidewall contacts utilizing deposition of polycrystalline and insulating layers combined with selective etching and oxidation of said layers |
| US4717681A (en) * | 1986-05-19 | 1988-01-05 | Texas Instruments Incorporated | Method of making a heterojunction bipolar transistor with SIPOS |
-
1987
- 1987-08-14 JP JP62202664A patent/JPS6445166A/ja active Granted
-
1989
- 1989-01-24 US US07/300,224 patent/US4853342A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US4853342A (en) | 1989-08-01 |
| JPS6445166A (en) | 1989-02-17 |
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