JPS5857765B2 - 速度制御装置 - Google Patents

Description

【発明の詳細な説明】 本発明はサーボ装置に関し、より詳細にはデジタル技術
を使用したサーボ装置に関する。

ビデオレコーダに於いて使用されるようなモータのため
のサーボ装置は、処理すべきビデオ信号の時間軸安定性
の点よりかなりの高精度が必要とされる。

更に、高精度及び低価格並びに高安定性の面からはデジ
タル形のサーボ装置が所望される。

ＶＴＲ等のサーボ回路をデジタル化する場合、システム
構成はアナログ形サーボと同一の構成を踏襲するのが容
易である。

第１図はデジタル速度検出器１０とデジタル位相検出器
１２とを持ち、各々にＩ）Ａ変換器１１及び１３を配し
た従来のデジタル形サーボの一例である。

被制御体であるモータ１４の回転速度を表わす信号を発
生するＦＧ１６の出力は速度検出器１０に与えられ、次
いでＤＡ変換器１１からのアナログ出力はＸとして回路
点１８に与えられる。

−力、モータ１４の回転位置即ち位相を表わす信号を発
生するＦＧ２０からの出力は端子２２の基準位相人力パ
ルスとデジタル位相検出器１２に於いて位相比較され、
この出力は次いでＤＡ変換器１３でアナログ信号ｙに変
換された後、回路点１８で信号Ｘと減算される。

回路点１８からの出力はモータ、駆動増幅器２４を介し
てモータ１４に与えられる。

このようなアナログ形サーボの構成を単にデジタル化し
ただけのものでは、アナログ電圧・電流の加減算が容易
で定数設定がより容易になるという反面、目標設定速度
を上げるべく位相検出レンジを広げ応答速度を改善しよ
うとする場合には、ＤＡ変換器には一つの条件が課せら
れる。

即ち、ＤＡ変換器１３の最大動作範囲がＤＡ変換器１１
の最大動作範囲より大きくなった場合、過渡動作時に異
常動作を起こす可能性が生じる。

また、位相検出器１２の過大エラーを速度検出器１０が
減算しきれないと、過大エラーは超過大エラーに増幅さ
れ、それにより過渡的発振あるいはロックイン不能を起
こし得る。

従って、第１図の構成では通常ＤＡ変換器１１のダイナ
ミックレンジ即ち分解能は十分に大であることが要求さ
れる。

同様のことは、速度及び位相検出器１０及び１２の後段
にＤＡ変換器１１及び１３′を配置する構成の代りに、
各検出器１０及び１２のデジタル出力を加算するデジタ
ル加算器２６を具備したような第２図の構成についても
言える。

加算器２６に於いて、位相検出器１２の出力から速度検
出器１０の出力は減算される。

加算器２６の出力はＤＡ変換器２８でアナログ形にされ
、モータ駆動増幅器２４を介して１４に与えられる。

速度検出器１０の出力及び位相検出器１２の出力のビッ
ト数をそれぞれｍ及びｎとすれば、ｍ及びｎは一般にｍ
≧ｎの条件が必要となり、よって過渡接近速度を上げよ
うとする場合はｎのビット数と共にｍも太きくしなけれ
はならず、これは当然速度検出器及び加算器の規模の増
大をまねくことになる。

本発明は第１図及び２図のような従来方式のデジタル・
サーボ力式の上述した欠点を解消したもので、第３図は
本発明の原理を示す。

モータ１４のような被制御体の回転はＦＧＩ ６及びＰ
Ｇ２０によって検知される。

ＦＧＩ ６の出力は速度検出器１０に与えられ、このデ
ジタル出力はＤＡ変換器１１によりアナログ信号Ｊに変
換され、次いでモータ、駆動増幅器２４を介してモータ
１４に与えられる。

−力、ＰＧ２０の出力は位相検出器に於いて端子２２の
基準位相入力パルスと位相比較され、この出力にはウィ
ンドウ・シフト信号として速度検出器１０に与えられる
。

この構成に於いて、位相検出器の最大制御範囲囚は速度
検出器のそれ（Ｊ）よりも大きくとる。

これにより過渡時には大きな検出出力Ｋが発生し、これ
が遠吠検出定数（ウィンド位置）をシフトし、瞬時的に
過渡エラーを生じ、急激な加速が得られるが、被制御体
の速度が十分にシフトした後には速度が再び速度ウィン
ドウ中に入るので、目標点にはある限界速度内で接近す
ることになる。

本発明のこの構成によれば、第１図及び２図の構成で起
こり得るような位置帰還ループのみでの接近による大振
幅中領域不安定の問題を有しない。

第４図は第３図に示した本発明の原理をＶＴＲのキャプ
スタン・サーボ回路に具体化した実施例を示す。

キャプスタン・サーボの主目的は、記録時のテープ上に
ＣＴＬ信号を記録し再生間にそれによりフレーミングを
かけ、安定なテープ走行と再生画像を得ようとするもの
であり、ここでは定常走行時の微細な速度制御と同時に
、高速フレーミングを実現するためダイナミックレンジ
の広いサーボ動作が期待される。

第４図のキャプスタン・サーボ回路は基本的には３つの
部分、速度制御回路部分１００、位相制御回路部分１０
２、クロック信号発生回路部分１０４よりなる。

速度制御回路部分１００は４つの縦続接続されたプリセ
ット形４ビット・カウンタ回路１０６゜１０８．１１０
，１１２を含む。

これらカウンタはロードパルス発生回路１１４からのロ
ート指令を受けるロード入力ＬＯ及びクロック信号発生
回路部分１０４からクロック信号を受けるクロック人力
ＣＫを有している。

クロック信号発生回路部分１０４は１４．３１８１８Ｋ
Ｈｚ（ＮＴＳＣカラー・サブキャリアの４倍周波数）の
水晶発振器で構成されることができ、その出力はＦＧ倍
信号同期せしめられる。

キャプスタン・モータの軸には１０５歯のＦＧ（ｌｉｔ
波数発電機）が設けられ、この出力は端子１１６，１１
８を介して差動形スライス増幅器１２０に与えられてゼ
ロクロス・パルスに変換され、更に１／２カウンク１２
２で１／２に分周され、Ｄ形フリップフロップ１２４の
データ（Ｔ））入力に与えられる。

−力、このフリップフロップ１２４のクロック（ＣＫ）
入力には発振器１０４のクロック信号が与えられるため
、フリップフロップのＱ出力からは、１／２に分周され
たＦＧ倍信号クロック信号と同期化したタイミング・エ
ツジが与えられる。

この同期化信号はエツジ微分回路の形のロードパルス発
生回路１１４に与えられる。

カウンタ回路１０６〜１１２は計１６ビツトの計数容量
を持ち、ロード入力ＬＯより、位相制御回路部分１０２
からのライン群１２６上のデータ及び固定のデータをプ
リセットし、かつ発振器１０４からのクロック信号を計
数する。

第２，３及び４のカウンタ１０８，１１０，１１２はそ
れぞれ最大計数値の際のデジタル出力端子ＭＡＸを有し
ている。

第３及び第４のカウンタ回路１１０゜１１２のＭＡＸ出
力はＡＮＤ回路１２８に与えら゛れ、その出力はＮＡＮ
Ｄ回路１３０の１つの入力及びＤ形フリップフロップ１
３２のＤ入力に与えられる。

ＮＡＮＤゲ’−１１３０の入力は第２のカウンタ回路１
０８のＭＡＸ出力、第１のカウンタ１０６の上位の２つ
のビット出力からなり、その出力はＡＮＤゲ′−ト１３
４に与えられる。

ＡＮＤゲート１３４の今一つの入力は発振器１０４から
のクロック信号であり、その出力はカウンタのクロック
入力を与える。

Ｄ形フリップフロップ１３２はそのクロック（ＣＫ）入
力でＤ形フリップフロップ１２４の１７２ＦＧ分周パル
スを受ける。

速度制御回路部分１００は、また、第１及び第２の４ビ
ツト・ラッチ回路１３６及び１３８を有している。

これらラッチ回路はカウンタ回路１０６〜１１２の下位
の８ビツト出力を受け、また８ビツトのラッチ出力はＤ
Ａ変換器１４０に与えられる。

ＤＡ変換器１４０の出力はモータ駆動増幅器を介してキ
ャプスタン・モータに与えられる。

各ランチ回路１３６，１３８のクロック（ＣＫ）入力は
フリップフロップ１２４の１／２ＦＧ分周エツジパルス
を受け、またクリア入力（ＣＲ）はフリップフロップ１
３２のＱ出力を受ける。

ＡＮＤゲート１２８、ＮＡＮＤゲート１３０、Ｄ形フリ
ップフロップ１３２及びＡＮＤゲート１３４は動作範囲
の規制回路であり、上位８ビツトが全部バイＣ１“）の
数より小さい数を最小に、また上位１４ビツトがバイ、
位置２ビツトがローの時を最大に固定する。

前者はフリップフロップ１３２のＱ出力を各ラッチ回路
のクリア（ＣＲ）入力に与えることによって、後者はＮ
Ａ’ＮＤゲート１３０の出力をＡＮＤゲ゛−１−１３４
に与えることによって達成される。

カウンタ回路に与えられるデータは９ビツトのウィンド
ウを定め、その中心値は（１００００００００）である
。

カウンタ回路の下位８ビツト出力はラッチ回路に与えら
れるが、ラッチ・タイミングは１／２ＦＧ分周エツジパ
ルスで行なわれる。

これにより、桁上げないし桁下げ中のカウンタ出力をラ
ンダムなタイミングでラッチすることがないので、桁上
げないし桁下げの終了前の過渡状態出力を誤伝送する可
能性がなくなり、ある特殊な状態での異常数の発生がな
くなる。

また、ラッチパルスの直後にロードパルス発生回路１１
４によってロードパルスが作られ、カウンタ回路は初期
状態にプリセットされる。

カウンタ回路の上位７ビツトの入力データは固定で、本
実施例では（１００１１１１）に定められている。

従って初期状態は（１００１１１１０ｏｏｏｏ ｏｏ
ｏｏ＋データ）である。

中心初期状態は２進数（１００１１，１１上 ｏｏｏ。

ｏｏｏｏ）、１０進数４０７０４である。

第３及び第４のカウンタ回路のＭＡＸ出力は上述したよ
うにＡＮＤゲート１２８に送られるので、カウンタ回路
が（１１１１１１１１ｘｘｘｘｘｘｘｘ）の時にＡＮＤ
ゲ゛−ト１２８の出力はバイになり、この状態はＤ形フ
リップフロップ１３２に於いて１／２ＦＧ分周エツジパ
ルスと同期して各ラッチ回路１３６，１３８に与えられ
、そのクリアを解除する。

よって、カウント状態が（１１１１１１１１ｘｘｘｘ
ｘｘｘｘ）の時のみラッチ出力は有効となる。

即ち、遠吠検出ＤＡ変換の動作範囲（ウィンドウ）は上
位桁が（１１１１１１１１ｘｘｘｘ ｘｘｘｘ）の位
置に来ると言える。

また、このＡＮＤゲ゛−１１２８のバイ出力はＮＡＮＤ
ゲート１３０にも与えられる。

ＮＡＮＤゲートは第２のカウンタ１０８のＭＡＸ出力及
び第１のカウンタの３位、４位ビット出力をも受けるた
め、（１１１１１１１１１１１１１１００）の状態でＡ
ＮＤゲート１３４にインヒビット信号が与えられる。

これは起動時等にカウンタ回路のカウント数がオーバー
フローすることを防止する。

ここで、（１１１１１１１１１１１１１１１１）の状態
でカウンタ回路をストップしない理由は、通常使用され
るローパワー・ショットキーＴＴＬ回路にとって７０ｎ
秒のクロック信号周期はかなり短いので回路ディレィに
より検出してからストップをかけるまでに１ないし２カ
ウント追加され得ることを想定しているからである。

数ビットのフルスケールの減少を犠牲にしても、オーバ
ーフローによる誤動作の危険性を完全に取除けるメリッ
トは大きい。

第５図は上述した速度制御回路部分１００の動作を示す
グラフ図である。

レベルＡは（１１１１１１１１１１１１１１００）、６
５５３２のカウント位置つまりＮＡＮＤゲート１３０が
ＡＮＤゲート１３４にインヒビット信号を供給し、カウ
ンタ回路へのクロック信号を停止するレベルである。

−力、下刃のレベルＢは（１１１１１１１１ｏｏｏｏ
ｏｏｏｏ）、６５２８０のカウント位置であり、この
レベルでＤ形フリップフロップ１３２の出力はラッチ回
路のクリアを解除する。

Ａ−Ｂはウィンドウの範囲で略８ビツトである。

これはＤＡ変換器の出力を定める。

カウンタ回路に与えられる中心プリセット値は（１００
１１１１１００００００００）であるから、ウィンドウ
の中心の中心カウント数ｘｏはＣ＝（１１１１１１１１
１０００００００）、６５４０８＝中心プリセツト値＋
ｘｏの関係より、ｘｏ＝２４７０４となる。

２４７０４のカウント数は実施例で使用された１４．３
１８１８ＭＨｚのクロックに対し５７９．５９Ｈｚのゲ
ート間隔を必要とする。

カウンタ回路はラッチ直後にロードされるため、５７９
．５９Ｘ２ＨｚがＦＧ中心周波数となる。

ＦＧ歯数は１０５であるためキャスタン軸は１１．０４
０回転数秒の回転をしようとする。

回転が落ちればラッチ間隔が広がるため、カウント数が
増え、ＤＡ出力増加によりモータは加速され、安定な速
度帰還が実現する。

ここでＤＡ変換器に８ビツトという極めて粗いものを使
用しているが、実質動作分解能は第５図に示すような態
様に従って十分に細かくなり、量子化誤差によるジッタ
も十分小さくできる。

しかし、この速度制御ループの最大動作範囲は±１２８
／２４７０４中±０．５％であり、高速フレーミングの
起動時にはこのままではその制御範囲を逸脱する可能性
がある。

これは第４図に示すように位相制御回路部分１０２の組
合せにより回避される。

位相制御回路部分１０２の動作は速度制御回路部分のカ
ウンタ回路へのプリセット・データを変更する。

データ中心は（１００００００００）、２５６であるが
、これを（ｏ ｏｏｏｏ ｏｏｏｏ）から（１１１
１１１１１１）の間で移動させることにより、速度制御
ループの動作中心は上２５６／２４７０４即ち略１％動
く。

瞬間的に±１２８／２４７０４以上のデータのシフト（
位相誤差）があった場合は、制御動作は線形領域を逸脱
するが、それは第１あるいは第２図の従来構成の場合の
如く超過大誤差等による過渡現象を伴なうことはない。

上述したようにウィンドウ中心のシフト量を±１％にと
ることで加減速のレンジも±１％となり、このレンジは
速度レンジよりも更に大きくとってもロックイン不能に
陥ることはない。

第４図で、１４２及び１４４，１４６はそれぞれプリセ
ット形４ビット・カウンタ及びＤ形フリップフロップよ
りなる位相検出カウンタであり、９ビツト・カウンタ回
路を構成する。

このカウンタ回路は発振器１０４から１４．３１８１８
ＭＨｚを回路１４８で１／４０に分周したクロック信号
をそのクロック（ＣＫ）入力で受ける。

ビデオ信号より抽出した又は同期板等から形成した端子
１５０の基準フィールド（７）信号は回路１５２で１／
２フイールド遅延せしめられかつ端子１５４の基準フレ
ーム信号とＤ形フリップフロップ１５６で同期化せしめ
られることによりそのＱ出力に１／２のデユーティの基
準ＣＴＬパルスが生せしめられる。

この基準ＣＴＬパルスは記録モード時には端子１５８の
ＲＥＣ指◆に応じてＣＴＬパルス発生器１６０を作動し
てＣＴＬヘッド１６２に記録電流を流す。

端子１５８のＲＥＣ指令信号は４ビツトラッチ回路１６
２，１６４及びＤ形フリップフロップ１６６よりなる９
ビツトラッチ回路に与えられ、回路１６２，１６４の出
力をＯにまた回路１６６についてはその出力をバイに維
持し、それによりロードデータのライン１２６を記録中
（１００００００００）にしてウィンドウを中心状態に
固定する。

再生時にあっては、ＣＴＬヘッドで再生されたＣＴＬ信
号はＣＴＬパルス再生増幅器１６８で増幅され、モノス
テーブルマルチ１７０で弁別される。

これは９ビツトラッチ回路の各回路１６２゜１６．４
、１６６のクロック入力に与えられる位相信号である。

９ビツト力ウンタ回路に於いて回路１４２゜１４４のロ
ード（ＬＯ）入力及び回路１４６のセット入力にはフリ
ップフロップ１５６からの基準ＣＴＬ信号が与えられる
。

従ってフリップフロップ出力の１／２テ゛ニ一テイ点で
カウンタ回路は全て０の点で待期する。

このカウンタはタイミングエツジからカウントを開始し
、ＡＮＤゲート１７２を具備することによって、全９ビ
ツトのうち上位５ビツトがバイになる点でＡＮＤ回路出
力がその出力を回路１４２のエネイブル（ＥＮＡ）に供
給され、カウ゛／トエネイブルを停止し、オーバーフロ
ーを止めるような構成となっている。

−カモノマルチ１７０からのＣＴＬ再生出力は９ビツト
ラッチ回路をラッチさせ、９ビツト力ウンタ回路のカウ
ント数をロードデータとしてライン１２６に送り出す。

タイミングエツジからの線形動作範囲は４０／１４１’
ｖｉｌ−（ｚ Ｘ ９ビツトで約１．４ｍ秒であるが、
カウンタ回路は１／２デユーテイでＯにロードされるた
め、位相検出の非線形領域の対秒性は良好である。

【図面の簡単な説明】

第１図及び第２図は従来方式のサーボ装置を説明するた
めの概略ブロック図、第３図は本発明の原理を示す概略
ブロック図、第４図は本発明の原理をＶＴＲのキャプス
タ゛・′・サーボ回路に適用した一実施例回路図、第５
図は第４図の実施例の動作を説明するグラフ図である。 図で、１０６，１０８，１１０，１１２は４ビツト・カ
ウンタ回路、１１４はロードパルス発生回路、１２８は
ＡＮＤ回路、１３０はＮＡＮＤＡＮＤ回路２はＤ形フリ
ップフロップ、１３４はＡＮＤゲート、１３６，１３８
は４ビツト・ラッチ回路、１４１はＤＡ変換器を示す。

Claims (1)

【特許請求の範囲】
1. １ 基準クロック信号を計数し、被制御体の速度情報を
   示すパルス信号にてリセットされるｎビットカウンター
   と、上記被制御体の設定速度範囲に相当する上記ｎビッ
   トカウンターの出力のうち下位ｎビットをとり出すよう
   になすと共に、上記被制御体が設定速度範囲に相当する
   上記ｎビットカウンターの出力のうち下位ｍビットをラ
   ッチするラッチ回路と、上記ｎビットカウンターの出力
   が所定の最小計数値を越えた時上記ラッチ回路を動作さ
   せると共に上記ｎビットカウンターの出力が所定の最大
   計数値に達した時上記カウンターへの上記基準クロック
   信号の供給を停止するようになす制御回路と、上記ラッ
   チ回路の出力をディジタル−アナログ変換しこの変換に
   より上記被制御体を速度制御するようになす変換回路と
   を備えた速度制御回路。