JPS5857823A - 集積回路の入力保護回路 - Google Patents
集積回路の入力保護回路Info
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- JPS5857823A JPS5857823A JP56157263A JP15726381A JPS5857823A JP S5857823 A JPS5857823 A JP S5857823A JP 56157263 A JP56157263 A JP 56157263A JP 15726381 A JP15726381 A JP 15726381A JP S5857823 A JPS5857823 A JP S5857823A
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- Japan
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- voltage
- circuit
- input
- integrated circuit
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00315—Modifications for increasing the reliability for protection in field-effect transistor circuits
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- Physics & Mathematics (AREA)
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- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は半導体集積回路の入力端子に加わる高電５°
圧に対する保護回路に関するものである。
圧に対する保護回路に関するものである。
従来半導体集積回路の入力端子には例えば第１図に示す
ような静電破壊に対する入力保護回路が設けられていた
。
ような静電破壊に対する入力保護回路が設けられていた
。
図において（Ｐ＋） （Ｐｓ）はそれぞれ入出力端子で
あＣＰ＠）と被保護集積回路内部の入力線（＆１の間に
挿入される入力保護回路を形成する。（Ｑ・１）は（Ｐ
ｌ）に接続された出力トランジスタ、（ＡＩは（Ｑ−の
ゲートを駆動する出力信号線ｂ （ＲＬｌ）け（Ｑ＠
１）に接続される外付狛荷抵抗で、ある。
あＣＰ＠）と被保護集積回路内部の入力線（＆１の間に
挿入される入力保護回路を形成する。（Ｑ・１）は（Ｐ
ｌ）に接続された出力トランジスタ、（ＡＩは（Ｑ−の
ゲートを駆動する出力信号線ｂ （ＲＬｌ）け（Ｑ＠
１）に接続される外付狛荷抵抗で、ある。
（ＱｏＸＱｎＸＲｏ）（Ｒｎ）αｍ、χＱ＠Ｉ）から成
る回路×１と同様な回路×曾が（Ｑ＊ｔＸＱｔｔＸＲｓ
＋ＸＲ５５）ｅｊ−（Ｑｏｖ）により構成されている。
る回路×１と同様な回路×曾が（Ｑ＊ｔＸＱｔｔＸＲｓ
＋ＸＲ５５）ｅｊ−（Ｑｏｖ）により構成されている。
（ｂｌ ｆＢＩ ＣＲｘ、＠）は回路×１に対する入力
線、出力信号線、外付曾荷抵抗である。
線、出力信号線、外付曾荷抵抗である。
第２図は第１図の回路を集積［ｌ１１１１路上で実現し
たパターンの例を示す。（Ｘθ’１（ＸＩ）けそれぞれ
ＣＰ＋） （Ｐｓ）に対する入力保護回路、出力トラン
ジスタをまとめたブロックで、そこからは第１図に対応
して入力線１１ＬＩ ｆｂｌ、出力練込１（Ｂ）、及び
接地線（Ｖｓ＋ｓ＋）が引き出されている。（ＶＤＤ）
は被保護集積回路の電源線である。□図で黒塗りは拡散
による配線、斜線はアルミ配線とする。
たパターンの例を示す。（Ｘθ’１（ＸＩ）けそれぞれ
ＣＰ＋） （Ｐｓ）に対する入力保護回路、出力トラン
ジスタをまとめたブロックで、そこからは第１図に対応
して入力線１１ＬＩ ｆｂｌ、出力練込１（Ｂ）、及び
接地線（Ｖｓ＋ｓ＋）が引き出されている。（ＶＤＤ）
は被保護集積回路の電源線である。□図で黒塗りは拡散
による配線、斜線はアルミ配線とする。
この入力保護回路は高ＶＴＴ１（ランジスタ（Ｑｔｌ）
＊（Ｑｓ＋）が導通するまで機能せず、その電′圧は数
十７以上であるので１通常、９荷抵抗（ＲＬｔ） （Ｒ
Ｌｔ）が接続されている電源（Ｖｐ ）の電圧はそのま
ま内部の入力線１ａｌ 、 ｆｌ）ｌに加わる。
＊（Ｑｓ＋）が導通するまで機能せず、その電′圧は数
十７以上であるので１通常、９荷抵抗（ＲＬｔ） （Ｒ
Ｌｔ）が接続されている電源（Ｖｐ ）の電圧はそのま
ま内部の入力線１ａｌ 、 ｆｌ）ｌに加わる。
従来の回路は以上のように構成されているので、電源（
Ｖｐ ）の電圧が被保護回路の電源（ＶＤＤ）の電圧（
１０７程度］より著しく高い場合（４０Ｖ程変）には、
入力線（ａｌ （ｔｅｌの配線には高層“圧に対する特
別の配慮をせねばならず、バンチスルーや絶縁破壊によ
る短絡から逃れるため、一般には第２図のように、配線
（ａｔ （Ｅ間の間隔（Ｗ９）は通常の配線の間隔（Ｗ
ｚ）よりかなり広くする必要があり、集積回路のチッ
プ面積縮小の障害となっていた。
Ｖｐ ）の電圧が被保護回路の電源（ＶＤＤ）の電圧（
１０７程度］より著しく高い場合（４０Ｖ程変）には、
入力線（ａｌ （ｔｅｌの配線には高層“圧に対する特
別の配慮をせねばならず、バンチスルーや絶縁破壊によ
る短絡から逃れるため、一般には第２図のように、配線
（ａｔ （Ｅ間の間隔（Ｗ９）は通常の配線の間隔（Ｗ
ｚ）よりかなり広くする必要があり、集積回路のチッ
プ面積縮小の障害となっていた。
この発明は上記のような従来の欠点−をなくすためのも
ので、入力端子に被保護集積回路の電源電圧以上の電圧
が加わった場合に、内部の配線にはほぼ電源電圧以上の
電圧が加わらないようにすることにより、チップ面積の
縮小を図るものである。
ので、入力端子に被保護集積回路の電源電圧以上の電圧
が加わった場合に、内部の配線にはほぼ電源電圧以上の
電圧が加わらないようにすることにより、チップ面積の
縮小を図るものである。
第３図にこの発明の一実施例を示す。この回路は牙１図
の回路に加えてゲートに電源電゛圧（ＶＤＤ）を印加し
たＭＯ８形高耐°圧トランジスタ（Ｑ＋ａ）（Ｑｔｓ）
を設けたものである。このトランジスタを付加したため
、入力＠ （ＪＬＩ （１１１のイ王けもはや被保護回
路の電源電゛圧（ＶＤり）より高くけならない。
の回路に加えてゲートに電源電゛圧（ＶＤＤ）を印加し
たＭＯ８形高耐°圧トランジスタ（Ｑ＋ａ）（Ｑｔｓ）
を設けたものである。このトランジスタを付加したため
、入力＠ （ＪＬＩ （１１１のイ王けもはや被保護回
路の電源電゛圧（ＶＤり）より高くけならない。
オ番図は第８図回路のパターン図である。集積回路の牛
ツブ周辺には、電源が太いアルミ配線で走っていること
が多く、（Ｑ＋ｓ） （’Ｑｖｓ）はそのアルミ配−〇
下に埋め込まれており、何ら余分な面積を必要としない
。しかも入力線（ａｌ （１）ｌ Ｆｉ他の配線と同様
に扱えるので、配線間隔はすべて（Ｌ）で良いことにな
り、チップ面積の縮小に寄与する。
ツブ周辺には、電源が太いアルミ配線で走っていること
が多く、（Ｑ＋ｓ） （’Ｑｖｓ）はそのアルミ配−〇
下に埋め込まれており、何ら余分な面積を必要としない
。しかも入力線（ａｌ （１）ｌ Ｆｉ他の配線と同様
に扱えるので、配線間隔はすべて（Ｌ）で良いことにな
り、チップ面積の縮小に寄与する。
電圧を制限する原理を第５図、第６図に示す。
図において（Ｑｍ）け第３図の（Ｑｓｓ）（Ｑｍに相当
する高耐゛圧トランジスタで、（ＶＩ）は入力端子（ｐ
＋）（Ｐ鵞）に加わる電′圧、（ｖ・）は入力配線［ｊ
Ｌｌ （ｂｌに伝わる電圧に対応する。
する高耐゛圧トランジスタで、（ＶＩ）は入力端子（ｐ
＋）（Ｐ鵞）に加わる電′圧、（ｖ・）は入力配線［ｊ
Ｌｌ （ｂｌに伝わる電圧に対応する。
（ＱＡ）のスレッショルド電゛圧をｖ？■とすると、（
ＶＩ）７３！ ｏｖカＧ） （ＶＤＤ −Ｖｙａ） ノ
ＫＫＴｏル時ｔｉ Ｑｓけ導通状態にあり、（ｖ・）は
（Ｖｚ）に等しい。しカＬ （ＶＸ）ｙ３ｆ （ＶＤＩ
） −’ＶＴ！りを超Ｌ ；ｂ ト（ＣＬｓ） ｉｆ
非’１１通状ＩＩＫなる。現実には曳れ電′流等により
、（Ｖ・）は（すＤ−ＶＴＩＩ）に保たれる。この（Ｖ
Ｉ）と（Ｖ・）との関係を表わしたのが第６図である。
ＶＩ）７３！ ｏｖカＧ） （ＶＤＤ −Ｖｙａ） ノ
ＫＫＴｏル時ｔｉ Ｑｓけ導通状態にあり、（ｖ・）は
（Ｖｚ）に等しい。しカＬ （ＶＸ）ｙ３ｆ （ＶＤＩ
） −’ＶＴ！りを超Ｌ ；ｂ ト（ＣＬｓ） ｉｆ
非’１１通状ＩＩＫなる。現実には曳れ電′流等により
、（Ｖ・）は（すＤ−ＶＴＩＩ）に保たれる。この（Ｖ
Ｉ）と（Ｖ・）との関係を表わしたのが第６図である。
以上の例で１ｉＱｓはエンハンスメントトランジスタで
あるが、回路構成上、入力層゛圧が電源電圧よりＶＴＩ
［だけ下がることが不都合な場合はへにデプレッション
トランジスタを使うことも可′能である。この場合、ス
レッショルド電ＥＥ（Ｖ？Ｉｆｔ）け（ＶＴＨ）と逆符
号となり、牙７図に示すように（ｖｏ）け（ＶＤＤ）よ
り高くなるが、その値はわずかであり、高電圧に対する
配慮は不要で、前述の例と同じ効果が得られる。
あるが、回路構成上、入力層゛圧が電源電圧よりＶＴＩ
［だけ下がることが不都合な場合はへにデプレッション
トランジスタを使うことも可′能である。この場合、ス
レッショルド電ＥＥ（Ｖ？Ｉｆｔ）け（ＶＴＨ）と逆符
号となり、牙７図に示すように（ｖｏ）け（ＶＤＤ）よ
り高くなるが、その値はわずかであり、高電圧に対する
配慮は不要で、前述の例と同じ効果が得られる。
以上のように、この発明によれば被保護集積回路の入力
端子に加わる高層′圧を、チップ周辺で所定の電′圧以
下に抑えることができ、チップ中心部につながる配線を
最小寸法でパターン設計することが可能となるのでチッ
プ面積が縮小でき、チップが安価となる。
端子に加わる高層′圧を、チップ周辺で所定の電′圧以
下に抑えることができ、チップ中心部につながる配線を
最小寸法でパターン設計することが可能となるのでチッ
プ面積が縮小でき、チップが安価となる。
第１図は従来の入力保護回路を示す回路図、第８図は第
１図の回路を集積回路上で実現したパターンレイアクト
図である。 第８図はこの発明の一実施例による入力保護回路を示す
回路図、オ番図は第３図回路のパターンレイアクト図、
オ６図〜オフ図は第３図回路の動゛作説明図である。（
Ｑｕ）（Ｑｔ＠）はＭＯ８Ｏ８耐高耐圧トランジスタＰ
＋）（１’ｓ）は入力端子を示す。 なお、図中、同一符号は同一、又は相当部分を示す。 代理人 葛 野 信 − 第７１図 第！′１図 １ 第７図
１図の回路を集積回路上で実現したパターンレイアクト
図である。 第８図はこの発明の一実施例による入力保護回路を示す
回路図、オ番図は第３図回路のパターンレイアクト図、
オ６図〜オフ図は第３図回路の動゛作説明図である。（
Ｑｕ）（Ｑｔ＠）はＭＯ８Ｏ８耐高耐圧トランジスタＰ
＋）（１’ｓ）は入力端子を示す。 なお、図中、同一符号は同一、又は相当部分を示す。 代理人 葛 野 信 − 第７１図 第！′１図 １ 第７図
Claims (1)
- 【特許請求の範囲】 １１１ 被保護集積回路とこの回路に対する入力端子
との間、にゲート電極に所定電圧が印加された絶縁ゲー
ト形トランジスタを直列接続し、このトランジスタによ
り上記入力端子から被保護集積回路に印加される電゛圧
を制限するようにした集積回路の入力保護回路。 ｆｔ＋ 所定電子が被保護集積回路の電源電圧である
特許請求の範囲オ１項記載の集積回路の入力保護回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56157263A JPS5857823A (ja) | 1981-10-01 | 1981-10-01 | 集積回路の入力保護回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56157263A JPS5857823A (ja) | 1981-10-01 | 1981-10-01 | 集積回路の入力保護回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5857823A true JPS5857823A (ja) | 1983-04-06 |
Family
ID=15645825
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56157263A Pending JPS5857823A (ja) | 1981-10-01 | 1981-10-01 | 集積回路の入力保護回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5857823A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62195923A (ja) * | 1986-02-24 | 1987-08-29 | Hitachi Ltd | 半導体集積回路装置 |
| CN103713678A (zh) * | 2012-09-28 | 2014-04-09 | 富士通半导体股份有限公司 | 保护电路、接口电路及通信系统 |
-
1981
- 1981-10-01 JP JP56157263A patent/JPS5857823A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62195923A (ja) * | 1986-02-24 | 1987-08-29 | Hitachi Ltd | 半導体集積回路装置 |
| CN103713678A (zh) * | 2012-09-28 | 2014-04-09 | 富士通半导体股份有限公司 | 保护电路、接口电路及通信系统 |
| CN103713678B (zh) * | 2012-09-28 | 2016-04-27 | 株式会社索思未来 | 保护电路、接口电路及通信系统 |
| US9520708B2 (en) | 2012-09-28 | 2016-12-13 | Socionext Inc. | Protection circuit, interface circuit, and communication system |
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