JPS5858810B2 - 半導体装置の製作法 - Google Patents

Description

【発明の詳細な説明】 本発明は、半導体装置の製作法に関するものであり、特
に詳細には複数のエピタキシャル成長層と、メサ型を形
成するのに方向依存性エッチを利用した。

メサ型の誘電的に分離された半導体電子装置の製作法に
関するものである。

半導体装置及び集積回路が高度に洗練されたものとなう
、より複雑な機能を有することが要求されてくると、正
確な接合制御ということが大切な工程要求になる。

すなわち、複雑さが増加するにつれて、半導体装置を構
成している各種の領域についてきびしい抵抗率制御や鋭
い急峻な接合制御及び正確な厚さということがより重要
になる。

一般的に、装置の有する機能が複雑になればなるだけ、
工程のパラメータはそれだけ正確であらねばならず１作
動装置に許容される誤差はより小さくなる。

そのような正確に特注づけられる装置を再現性よく大量
生産するために、生産工程は工程変数の最小のもので゛
ある必要がある。

正確な工程制御を必要とする半導体電子装置の生産のた
めにこれ１で用いられた方法は、従来の。

エピタキシャル成長層への拡散といった方法を含むもの
であり、ただ、拡散工程段階でより厳密さの要求がある
というものであった。

すなわち１時間、温度、ドーパントの表面濃度、雰囲気
の純粋度においてより正確な制御が要求された。

しかし。そのような方法は、大量生産性にむいておらず
。

工程パラメータの正確な制御が要求されるものを残して
いる。

他の開発技術には、米国特許第３２９０７５３号（１９
６６年１２月１３日公布）に述べられたような１本発明
が基づいている「単支持層（ｓｉｎｇｌｅ ５ｕｐｐｏ
ｒｔ １ａｙｅｒ ） Ｊ技術が含１れる。

他の工程は、 Ｅｌｅｃｔｒｏｎｉｃ Ｉｎｄｕｓｔｒ
ｉｅｓの第２４巻第６号（１９６５年６月）第３８〜４
２頁に述べられたような「２重支持層（ｄｏｕｂｌｅｓ
ｕｐｐｏｒｔ １ａｙｅｒ ） Ｊ技術である。

バイポーラ半導体技術においては、正確な抵抗率制御及
び厚み制御を有する装置は、接合破壊ともれ特性を最小
にすること、完成装置の再現性のよさが要求されている
。

例えば、正確に制御された。

エピタキシャル成長のコレクタ及びベース領域を有する
バイポーラトランジスタは、拡散技術では達成できない
急峻な接合の利点を有している。

しかし、そのような技術は、これ１でエピタキシャル成
長領域への電極づけ及びベース領域内に形成されたエミ
ッタ領域への電極づけがう筐〈ゆかないという問題点を
有していた。

他のＳＣＲ，ラテラルトランジスタ、トライアックのよ
うなバイポーラ装置はこれ筐で述べたような正確な工程
制御の利点を有している。

電界効果半導体装置も、装置がより高度なものになると
、装置を構成する層の、抵抗率と厚みの正確な制御を要
求する。

すなわち、非常に正確にチャンネル厚さと抵抗率を制御
することによって。

大量生産したときの完成装置の特性は再現性のすぐれた
ものになる。

従って１本発明の１つの目的は、厳密に制御された接合
及び抵抗率を有する装置とその作製法を得ることである
。

本発明の他の１つの目的は、誘電体的に分離された１層
あるいは複数層のエピタキシャル成長層を用いて、厳し
く工程パラメータ制御された半導体装置を得ることであ
る。

筐た本発明の他の１つの目的は、それぞれ単独の装置と
しであるいは集積回路中に、すぐれた特性と再現性を有
するように厳密な工程パラメータの工程によってつくら
れた。

新しいバイポーラ及び電界効果型トランジスタを得るこ
とである。

簡単に１本発明の１つの具体例について説明すれば、半
導体基板あるいは他の適当な支持体上に。

１層あるいは複数層の単結晶半導体装がエピタキシャル
成長される。

このエピタキシャル成長は、各々の層の正確な厚み、抵
抗率制御のために、正確ニ制御される。

好壕しくはエピタキシャル層の方向依存性エツチングに
よって形成された誘電体分離みぞが、エピタキシャル層
を囲んで誘電的に分離された単結晶メサを与える。

この分離みぞは、メサを支持体から誘電的に分離してい
るＰ／Ｎ接合あるいは誘電体膜のところ１で深く達する
。

これらの層を含む半導体電子装置はこの後メサに形成さ
れる。

このエピタキシャル上層中に選択的に領域が形成され、
それらは下層と接触しそれへの信頼できる電気的接触を
与える。

バイポーラトランジスタはエピタキシャル成長層をコレ
クタとベース領域（垂直トランジスタ）として形成され
、電界効果装置はエピタキシャル成長層をチャンネル領
域として形成される。

絶縁みぞ内へ好１しくは低温でとりつけられた適当な誘
電体物質によっであるいは、浅く傾斜した側壁を有する
空いた分離みぞを与えるみそを用いることによって、集
積回路形状上に相互電気接続が形成される。

本発明の特徴と考えられる新しい性質は、特許請求の範
囲に述べる。

しかし本発明そのものは。それの目的及び利点と共ニ、
す下に詳細に述べる本発明の具体例を参考にして最もよ
く理解されるであろう。

図面上での簡単さと明瞭さのために、ここに用いられた
図面は、幾何学的に正確とは限らない。

り下で各図面の簡単な説明の中で与えられるサイズの値
は１例の値として理解されるべきであって。

図面に示したものと同じであると考えてはならない。

更に、複数の具体例が示されているが、他の具体例と共
通の要素を有する具体例においては説明の簡潔さと明瞭
さのために同様の部品番号を与えられている。

図面を参照すると、第１ａ図〜第１ｇ図は本発明の方法
の過程の各段階を示しており１本発明の複数個の構造例
を形成する場合に用いられる中間構造を示している。

第１ａ図から第１ｅ図は、半導体物質の薄い層の厚さを
制御するための手段を与えるために用いられる付加的な
過程を示す。

本発明の好ましい具体例においては、第１ａ図から第１
ｅ図の段階は、単結晶シリコン基板２から高度な単結晶
シリコン領域８を得るために用いるのニ有利である。

この具体例において、シリコン構造２は好筐しくは（１
００）結晶方向に向いて耘り。

高濃度ＫＰ型にドープされている。

しかし、それはり後に述べる他の具体例とは逆の導電型
である。

ドーピング濃度は設計上で選択されるもので、特定の最
終的な装置構造において明らかになるであろう。

代表的には、基板２は０．００１）・硼、の抵抗率を有
し、ボロンを２Ｘ１０”原子／ａｍ、”の濃度ドープす
るといった当業者によく知られた技術で得られる。

基板２の表面上に、二酸化シリコンを含み、方向依存性
耐エッチマスク層４が形成される。

酸化マスク４は代表的には１μｍの厚さであって、その
中に基板２を露出する孔５を形成されている。

酸化マスク孔幅に直接関連する好ましい深さのみぞ６が
、方向依存性エッチ（０，Ｄ、Ｅ、）Ｋよって。

基板２中に形成される。

０．Ｄ、Ｅ、の当業者にはよく知られているように、水
酸化カリウムの５０多水溶液が、シリコンに適するエツ
チング液である。

０．Ｄ、Ｅ、みぞ６の形成後、薄い絶縁酸化層１をよく
知られた方法によって好壕しくは１２００ＯＡの厚さに
成長させる。

その後この酸化物７の上に機械的支持のために任意の導
電型及び導電率の多結晶シリコン層３がとりつけられる
。

そしてシリコン基板２は研磨されエッチされ、でなけれ
ば薄い層８を形成するように表面１から除去される。

層８の代表的厚さは２５μｍである。上記の過程はより
詳細には特願昭４４− １００１９３号に述べられている。

電子装置の特定の要求される特注によって決定される飼
えば２５μｍという希望の厚さの高濃度にドープされた
単結晶Ｐ型層８が得られた後、このＰ型層８の上面９か
らすべての不純物と損傷領域を除くために気相エッチが
用いられる。

気相エッチは当業者にはよく知られており１通常層表面
に損傷を与えるＰ型層８を形成する研磨工程に好んで用
いられる。

気相エッチはその上にエピタキシャル層の成長を行なう
のにほぼ理想的な面を与える。

気相エッチは層８の表面９から代表的に約１３μｍを除
去する。

層８は最初２５μｍ″″Ｃあるので。最終的には約１２
μｍＫなる。

次ＫＰ型層８の上に単結晶層１０を成長させる。

具体的例においては層１０はＮ型であり１代表的にはシ
ランの低源分解によって形成される。

当業者によく知られたように、そのような工程は約１０
００℃で進行する。

それは高濃度にドープされたＰ型層８からより低濃度に
ドープされた層１０への拡散を最小限にして、鋭い接合
状態を保持させるためである。

層１０の抵抗率と厚さは設計上の選択によるが１代表的
には０．６／？−萌、、５μｍである。

リンをドーパントとして用いれば。１０１７ｃｍＦ’の
濃度にドープされる。

第１ａ図から第１ｇ図には示されていないが。

エビ層１０の上に付加的な単結晶層を成長させる方が好
ましい。

り下で明らかになるであろうが。そのような付加的な層
は各種の電子装置特にバイポーラ技術中に利用される。

必要な数のエピタキシャル成長層が形成された後１例え
ば低部二酸化シリコンのようなマスク物質が成長もしく
はとりつけられ、標準的な写真食刻技術によって孔があ
けられる。

この後エピタキシャル成長層を通して絶縁酸化物７筐で
の絶縁みぞ１２が形成される。

みぞ１２を形成する好普しい方法は１層１３Ｖｃよって
エピタキシャル成長層の表面を適当にマスクした後１層
８，１０を方向依存性エッチでエツチングすることであ
る。

当業者にはよく知られたように、みぞ１２はよく知られ
た構造を有する（１００）結晶方向物質中に形成される
。

すなわち、それをとりかこむ孔１２によって形成された
メサ１４は酸化層１の表明と４６゜あるいは５４°の角
度をなす傾斜した側面を有している。

そのような傾斜は、金属電極によってメサの電気的相互
接続を可能にするのに必要な幅と深さのみぞ１２を形成
するために用いられる。

鋭い角に金属をとりつけて、しかも信頼ある連続性を保
証することは永年困難な問題であった。

この発明によればメサに対して信頼できる電気的接続を
可能にする鋭い角度よりも小さいような角度の金属相互
接続を可能とする。

（１１０）と（１００）結晶方向シリコン中に分離みぞ
を方向依存性エツチングで形成することのより詳細な記
述は特願昭４７−８０６８８号にある。

上述の工程は、下層の単結晶メサを誘電的に絶縁する場
合の他に、Ｐ／Ｎ接合分離を有する構造を得る場合にも
同様に適している。

そのような場合第１ｇ図の領域１は層８の伝導型と逆の
半導体を含んでいる。

第２ａ図と第２ｂ図を参照すると１本発明の１つの具体
例が示されている。

そこでは第１ｇ図に示された構造から、接合電界効果ト
ランジスタ（り後ＪＦＥＴと呼ぶ）が形成されている。

０、Ｄ、Ｅ、マスク層１３を除去してメサ１４の上面を
露出した後、上面１０に例えば１選択的にボロンを拡散
させることによって、複数個の高濃度にドープされたＰ
型領域２０が選択的に形成される。

従来からの写真食刻／マスク技術が通して訃り、Ｐ型領
域２０の代表的な濃度は２ Ｘ １０”／／７７７３で
ある。

上述のように、チャンネル層１０は代表的には５μｍの
厚さで、設計上の選択によるがＰ型領域２０はチャンネ
ル層１０中へ約１．５μｍ拡びている。

Ｐ型領域２０の形成と共に、チャンネル層１０中にはＰ
ＷＷＢ２方へ拡がるＰ型領域２１が同様に形成される。

高濃度にドープされた領域２１は。層１０への電気接続
を行ない、それはＦＥＴのゲートとして作用する。

第２ａ図に示されたように。金属電極２５〜２１の下Ｋ
Ｎ＋型領域２８があって、それは第２ｂ図のソース３０
．ドレイン３２の端子をＮ−チャンネル層１０へ接続す
るための手段を提供する。

このような領域２８は、当業者には明らかなように電気
的接触を増大させるためであり１代表的にはリンを用い
て５ Ｘ １０”／ｃｒｒｒ’の濃度ドープしである。

すべての拡散領域２０，２８，２１の形成の後。

第２ｂ図のように、低温技術を用いて、第１ｇ図のよう
なメサの上面に二酸化シリコン層３４が形成される。

その中に、領域２１．２８，２０の上で孔が選択的に形
成され、それを通って金属接続がそれぞれゲート、ソー
ス、ドレイン端子に与えられる。

この酸化層３４の代表的な厚さは５０００オングストロ
ームである ソース、ドレイン、ゲートの大きさはもちろん設計上の
選択の値である。

しかし１代表的には。ソースとドレイン領域２８と上ゲ
ート領域２０は５μｍ幅で１．５μｍ深さである。

ソース、上ゲート、ドレイン領域間の間隔は代表的には
７．５μｍである。

これ１でに述べた大きさと抵抗率によって第２ａ図に示
されたような最終的なＪＦＥＴが得られる。

そこでは比較的高い、ドレイン−ソース間の破壊電圧３
０Ｖが得られる。

上に述べた誘電体分離法を利用して、エピタキシャル層
１０はその層形成後、最小の高濁度処理にさらされるだ
けですむ。

すなわち、ひきつづくエピタキシャルは既に述べた低温
工程で形成され、また０、Ｄ、Ｅ、分離みぞ法はエピタ
キシャル層中へも拡散の３それのある高温度絶縁拡散を
不要にする。

従って、エピタキシャル成長層は非常によく制御された
仕様と大きさに成長を行なわれるため、上述のＪ ＦＥ
Ｔのような装置は非常にきびしいチャンネル許容を有し
て形成される。

そのようなきびしいチャンネル制御によって、最終的な
構造は望みの、予定された電気的特注の広い範囲を有す
るようになる。

高温度酸化膜形威法を用いる従来の技術１例えば空隙分
離でなく分離みぞ中に酸化物を成長させるような方法は
エピタキシャル成長層の鋭い接合を得るためには有害で
ある。

空隙誘電体を利用すればそのような効果は避けられる。

空隙誘電体を利用することの利点は、電気的な欠陥のお
それなしに低角度のみその向上に信頼ある金属相互接続
を得るために、更に有利である。

しかし、他方エピタキシャル層間の鋭い接合状態ニ影響
しないように、低温で誘電体でみそをうずめることも可
能である。

これ筐で述べた本発明の方法は、バイポーラトランジス
タのような他の誘電的分離半導体装置の形成にも同様に
適用できる。

第３図は、第１ｇ図の中間構造から形成された誘電的分
離バイポーラトランジスタを示し、そこでは基板８は高
濃度にドープされたＮ型である。

層８の代表的な抵抗率は０．００９，２−叩であり、そ
れは結晶成長のよく知られたチョクラルスキー（Ｃｚｏ
ｃｈｒａｌｓｋｉ ）法によって得られ、リンを約６
Ｘ １０”／ｃｍＦ’ の濃度ドープすることによっ
て得られる。

既に述べた方法に従って、気相エッチによる損傷除去工
程の後、その上にエピタキシャル層１０の成長が行なわ
れる。

代表的な抵抗率と厚さはそれぞれ０．２２±０．０２２
・ａｍ、と７，５±０．５μｍである。

このあと層１０の上に１例えば同様な低温シラン工程に
よって第２のエピタキシャル成長層１１がとりつけられ
る。

層１１はＰＷであり１例えば、約３．５ Ｘ １０ ’
”／ａｍ３の中程度の濃度にドープされている。

それによって０．０２１・閑の抵抗率が得られる。

層１０と１１はそれぞれトランジスタのコレクタとベー
スを与える。

ｌエミッタ領域１５が１例えばリンをＩ Ｘ １０”／
ｒｙｎＦ’の濃度に拡散されるといったよく知られた方
法を用いて１層１１中に形成される。

領域１５の形成と同時に、コレクタ領域１０へ電気的に
つながる領域１０′の形成が行なわれる。

従来の金属化技術によってそれぞれコレクタ、ベース、
エミッタを与よる領域１０’、１１，１５へ電気的接続
が行なわれる。

第４図には１本発明の方法を利用した他の具体例が示さ
れている。

層７が高濃度約２．３Ｘ１０”／ｃｍＦ’ Ｋドープさ
れたＰ型シリコンであり、その上のエピタキシャル層が
Ｉ Ｘ １０ ”／ｃｒｔｙ？の中濃度にドープされた
Ｎ型であるような第１ｇ図の構造の形成の後１層１０の
表面内ＫＰ型領領域９を形成することによって、領域１
９の相互間のドープ濃度と接合幅とに依存して、絶縁ゲ
ート電界効果トランジスタあるいはラテラルバイポーラ
装置が形成される。

例えば、ボロンを表面濃度的２．３×１０”／ａｍ３に
拡散させてＰ型頭域を形成し、ポケット１９を１２μｍ
の距離はなすことによって。

ＩＧＦＥＴのソースとドレイン領域が形成される。

導電性ゲート層はソースとドレイン領域の間の絶縁層１
３上にとりつけられ、電気的接続がドレイン領域に与え
られる。

同様に、相互間適当な距離をおいて、適当な濃度に領域
１９を形成することによって、ラテラルトランジスタの
エミッタとコレクタ領域が形成さし、ベース領域は層１
０によって形成される。

そのようなトランジスタの動作モード及び設計特徴は当
業者にはよく知られており、従って上述の代表的な大き
さと濃度に対する修正は当業者には明らかであろう。

また第５図には本発明を用いた他の具体例が示されてい
る。

誘電的に分離された集積回路が示されており、そこには
、第２ａ図と第２ｂ図のＪＦＥＴ、第３図のバイポーラ
トランジスタ、第４図のトランジスタが空隙誘電的に分
離されたメサ１４内に示されている。

これ筐でに述べた方法と集積回路業者によく知られた技
術を組合せれば。

第５図の集積回路は容易に得られる。

第５図には示されていないが、他の抵抗、ダイオード、
キャパシタのようなよく知られた電子回路部品が他のメ
サ１４中に形成され、ここに述べたトランジスタと接続
される。

第５図のトランジスタの部分的な接続はこれに限るよう
に解釈されるべきではなく１例えば集積回路内の低い角
度で傾斜したみそ上の選ばれた金属とりつけによる装置
接続の代表である。

本発明のここに述べた具体例は（ｉｏｏ）方向の単結晶
シリコンを含む基板物質を母材料としたが。

他の絶縁みぞ構造が、他の結晶方向を用いて得られるこ
とは理解されるであろう。

更に、シリコンυ外の他の基板もある特定の面にそって
選択的に高度に制御されてエッチされる結晶面を有する
。

そのようなよく知られた物質は砒化ガリウムとゲルマニ
ウムである。

更に、エピタキシャル成長層中の領域形成は拡散による
必要はなく、当業者にはよく知られているように、イオ
ンインプランテーション（イオン注入）Ｋよっても同様
に可能である。

ここには特定の半導体トランジスタに関連して本発明の
特定の具体例だけを述べたが、構造の詳細に対する各種
の修正が１本発明の本質からはずレルことなく、他の電
子装置例を得るために可能であることは当業者には明ら
かであろう。

【図面の簡単な説明】

第１ａ図〜第１ｇ図は複数個の最終具体例が形成される
基本構造を形成する過程の各種段階を示す。 第２ａ図と第２ｂ図は第１ｇ図の構造から形成されたＪ
ＦＥＴを示す。 第３図は第１ｇ図の構造から形成されたバイポーラトラ
ンジスタを示す。 第４図は本発明の１つの具体例に従って形成されたラテ
ラルバイポーラトランジスタを示す。 第５図は本発明集積回路具体例を示す。 参照番号、２・・・・・・基板、４・・・・・・マスク
層、５・・・・・・孔、６・・・・・・みそ、７・・・
・・・酸化層、８・・・・・・薄層（ＰＩ）、９・・・
・・・上部、１０′・・・・・・コレクタ領域。 １０・・・・・・Ｎ型層、１１・・・・・・第２エピタ
キシャル層（ベース）、１２・・・・・・みぞ、１３・
・・・・・層、１４・・・・・・メサ、１５・・・・・
・エミッタ領域、１９・・・・・・Ｐ型頭域、２０・・
・・・・Ｐ型層、２１・・・・・・Ｐ型層、２５・・・
・・・金属電極、２６・・・・・・金属電極、２１・・
・・・・金属電極。 ２８・・・・・・Ｎ生型領域、３０・・・・・・ソース
端子、３２・・・・・・ドレイン端子。 ３４・・・・・・酸イヒｍ。

Claims (1)

1. 【特許請求の範囲】 １１つの導電型の低抵抗率単結晶半導体内に。 深さが正確に解っていてしかもその深さが相異なる複数
   個の方向依存性エッチみぞを形成することと。 前記単結晶半導体上および前記みぞ内に絶縁層を形成す
   ることと。 前記絶縁層上に多結晶半導体支持層をデポジットするこ
   とと。 前記みそのうちの特定のみその底部において前記絶縁層
   が露出することで指示される所期の厚さの第１の層が形
   成される１で、前記単結晶半導体材料を前記単結晶半導
   体の裏側から除去することと。 前記みぞにより指示された所期の厚さに、前記第１の層
   上に他の導電型の第２の単結晶半導体層を形成すること
   と。 前記第１および第２の層を含む単結晶メサを与えるべく
   、前記みぞの部分から離隔された個所において前記第１
   および第２の層をとり囲みかつ基板に！で延びている絶
   縁みぞを形成することと。 活性装置領域を与えるべく、前記第２の層の表面におい
   て選択的に離隔された前記他の導電型の半導体領域を形
   成することと とを有する。 メサ状に分離された接合型電界効果トランジスタを作製
   する方法。