JPS6298449A - デ−タ通信システム - Google Patents
デ−タ通信システムInfo
- Publication number
- JPS6298449A JPS6298449A JP61226323A JP22632386A JPS6298449A JP S6298449 A JPS6298449 A JP S6298449A JP 61226323 A JP61226323 A JP 61226323A JP 22632386 A JP22632386 A JP 22632386A JP S6298449 A JPS6298449 A JP S6298449A
- Authority
- JP
- Japan
- Prior art keywords
- data
- replication
- group
- circuit
- conductors
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4004—Coupling between buses
- G06F13/4009—Coupling between buses with data restructuring
- G06F13/4018—Coupling between buses with data restructuring with data-width conversion
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
- Small-Scale Networks (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
介１’Ｊｊの一技術−分」
本発明は、隻積回路内あるいは複数の集積回路間でデー
タ パスにより通信を行なうための技術に関する。
タ パスにより通信を行なうための技術に関する。
技術−の背凧−
論理部分およびメモリ部分の両方を含む集積回路は、通
常、さまざまの部分の間で通信登行なうためのデータ
パスをも含む。１つのデータ パスは一度に伝送できる
最大の語サイズを定義する任意の数（例えば、３２個）
の電気導線を含む。ピットの同時伝送は、当分野に１９
いては、通常、“並列″伝送と呼ばれる。先行技術によ
る典型的な設Ｈ１に才ｊいては、回路の全ての論理およ
びメモリ部分が同数のピッ１へを伝送する。つまり、こ
れらは同一のＭｐＩ（タイプを持つ。場合によっては、
語が伝送の目的で小さな部分に分割される。っ４す、３
２ピッｌ−Ｗｆｉが２つの１６ビツ１へ部分に分割され
、この２つの部分がデータ パスを通じて並列に伝送さ
れる。
常、さまざまの部分の間で通信登行なうためのデータ
パスをも含む。１つのデータ パスは一度に伝送できる
最大の語サイズを定義する任意の数（例えば、３２個）
の電気導線を含む。ピットの同時伝送は、当分野に１９
いては、通常、“並列″伝送と呼ばれる。先行技術によ
る典型的な設Ｈ１に才ｊいては、回路の全ての論理およ
びメモリ部分が同数のピッ１へを伝送する。つまり、こ
れらは同一のＭｐＩ（タイプを持つ。場合によっては、
語が伝送の目的で小さな部分に分割される。っ４す、３
２ピッｌ−Ｗｆｉが２つの１６ビツ１へ部分に分割され
、この２つの部分がデータ パスを通じて並列に伝送さ
れる。
この構成の問題、つまり、全ての導線がデータ語を伝送
するのに使用されない場合の問題は、語の着信先におい
て導線にどの導線がデータ ピットを伝送するかに関す
る情報が要求されることである。この情報が必要である
こと、およびこれを拮冒几するための’Ｍ ＩＦｒの実
現は、このシステｌいに遅延および複雑さに導入する。
するのに使用されない場合の問題は、語の着信先におい
て導線にどの導線がデータ ピットを伝送するかに関す
る情報が要求されることである。この情報が必要である
こと、およびこれを拮冒几するための’Ｍ ＩＦｒの実
現は、このシステｌいに遅延および複雑さに導入する。
発明−の要約
本発明は１つあるいけ複数の集積回路から構成されるデ
ータ システム内で異なるサイズのデータ語を伝送する
ための技術を提供する。本発明においては、データ パ
スの数より少ないサイズを持つデータ語がデータ パス
を通じて９ｆ列に伝送するために複製される。
ータ システム内で異なるサイズのデータ語を伝送する
ための技術を提供する。本発明においては、データ パ
スの数より少ないサイズを持つデータ語がデータ パス
を通じて９ｆ列に伝送するために複製される。
発明−Ω実施例−
集積回線内あるいは集積回路間で異なるサイズのデータ
語を通信するための技術が以下に詳細に説明される。こ
の技術は、例えば、さまざまな語サイズを使用する論理
回路が直接アクセス メモリと通信するデジタル信号プ
ロセッサ集積回路に適する。
語を通信するための技術が以下に詳細に説明される。こ
の技術は、例えば、さまざまな語サイズを使用する論理
回路が直接アクセス メモリと通信するデジタル信号プ
ロセッサ集積回路に適する。
第１図に示されるように、 ３２個の導線（ＯＯ−３１
）からなるデータ パスＴ、Ｊ Ｄ Ｂがメモリ１０、
デジタル演算装置（’Ｄ Ａ Ｔ、Ｊ ） ｉ ］、お
よび制御演算装置（ＣＡＵ）１２の間の通信に使用され
る。このメモリは、典型的しこは、ランダムアクセス
メモリ（ＲＡＭ）であるが、読出し専用メモリ（ＲＯＭ
）あるいは他のタイプであってもよい。さらに、ＤＡＵ
およびＣＡ、 Ｕのかわりに、あるいはこれに加えで、
他のタイプの論理回路が存在してもよい。
）からなるデータ パスＴ、Ｊ Ｄ Ｂがメモリ１０、
デジタル演算装置（’Ｄ Ａ Ｔ、Ｊ ） ｉ ］、お
よび制御演算装置（ＣＡＵ）１２の間の通信に使用され
る。このメモリは、典型的しこは、ランダムアクセス
メモリ（ＲＡＭ）であるが、読出し専用メモリ（ＲＯＭ
）あるいは他のタイプであってもよい。さらに、ＤＡＵ
およびＣＡ、 Ｕのかわりに、あるいはこれに加えで、
他のタイプの論理回路が存在してもよい。
データ パス個々が８個のラインからなる４つのグルー
プにグループ化されるが、これらラインは物理的には等
間隔にｌｆ’ｆかれる。これらグループは、ここでは、
Ｏ，’１．２および３として示される。このデータ パ
スは完全に１つの集積回路（ＴＣ）チップあるいはウェ
ーハ、１〕に存在することも、あるいは任意のＩＣの外
側に位置して他のＴＣチップあるいはウェーハとの通信
を提供することもできる。
プにグループ化されるが、これらラインは物理的には等
間隔にｌｆ’ｆかれる。これらグループは、ここでは、
Ｏ，’１．２および３として示される。このデータ パ
スは完全に１つの集積回路（ＴＣ）チップあるいはウェ
ーハ、１〕に存在することも、あるいは任意のＩＣの外
側に位置して他のＴＣチップあるいはウェーハとの通信
を提供することもできる。
本発明は、少なくとも１つのＵ Ｄ ｒ３グループから
の情報を少なくとも他のもう１つのＵｒ）Ｂクループ１
−に複製する複製回路（１３）を含む。この複製回路は
、任意の伝送に対して情報源（例えば、ＲＡＭ）に接続
さ才しる制御ラインＵ Ｍ Ｏ，、、，１１Ｍ ３によ
って制御される。ＵＭラインに加えられる制御信号によ
って伝送源となる１つあるいは複数のＩＪ Ｄ Ｂライ
ンからの情報が残りのＴＪ Ｄ Ｂラインに複製される
。例えば、ＲＡＭが８ビット語（つまリ、１バイｌ−）
をデータバスラインＵ Ｄ Ｂｓ 、、、、ｔＪＤ Ｂ
］−５（グループ１）に置く任意のデータ伝送につい
て考える。これを達成するために、ＣＡ ｔ、Ｊは所望
の（３２ピツ１へ）メモリ位置のアドレスをＲＡ Ｍに
提供する。ＣＡＴＪはまたＲ Ａ Ｍに接続されたＵＣ
ＥＮ（０−７３）ラインーＬにその（３２ビツト）位置
内の詔のサイズ（例えば、８ビット）および位ｌ？￥（
例えば、グループ１）を定義する制御信号を送る。する
と、ＲＡ Ｍは制御ラインＴＪ ＭｌをＡ℃動する。Ｕ
Ｍ］が起動されると、複製回路がこの８ピツ１へ語を残
りのデータ パスラインｔＪＤＢＯ，，，ＵＤＲ７およ
びＴＪ Ｄ １３］ ６、、、．３］（グループ０．２
および３）上に複製する。第２の例においては、ＲＡＭ
がデータをバス ラインＵ、Ｄ Ｂ Ｏ，、、Ｕ Ｄ
Ｒ１５（グループＯおよび］）」−に置くように命令さ
れるものと仮定する。すると、複製回路はこのデータを
バス ラインＵ Ｄ Ｂ １６．、、、Ｕ Ｄ Ｂ１３
１ （グループ２および３）−１−に複製する。
の情報を少なくとも他のもう１つのＵｒ）Ｂクループ１
−に複製する複製回路（１３）を含む。この複製回路は
、任意の伝送に対して情報源（例えば、ＲＡＭ）に接続
さ才しる制御ラインＵ Ｍ Ｏ，、、，１１Ｍ ３によ
って制御される。ＵＭラインに加えられる制御信号によ
って伝送源となる１つあるいは複数のＩＪ Ｄ Ｂライ
ンからの情報が残りのＴＪ Ｄ Ｂラインに複製される
。例えば、ＲＡＭが８ビット語（つまリ、１バイｌ−）
をデータバスラインＵ Ｄ Ｂｓ 、、、、ｔＪＤ Ｂ
］−５（グループ１）に置く任意のデータ伝送につい
て考える。これを達成するために、ＣＡ ｔ、Ｊは所望
の（３２ピツ１へ）メモリ位置のアドレスをＲＡ Ｍに
提供する。ＣＡＴＪはまたＲ Ａ Ｍに接続されたＵＣ
ＥＮ（０−７３）ラインーＬにその（３２ビツト）位置
内の詔のサイズ（例えば、８ビット）および位ｌ？￥（
例えば、グループ１）を定義する制御信号を送る。する
と、ＲＡ Ｍは制御ラインＴＪ ＭｌをＡ℃動する。Ｕ
Ｍ］が起動されると、複製回路がこの８ピツ１へ語を残
りのデータ パスラインｔＪＤＢＯ，，，ＵＤＲ７およ
びＴＪ Ｄ １３］ ６、、、．３］（グループ０．２
および３）上に複製する。第２の例においては、ＲＡＭ
がデータをバス ラインＵ、Ｄ Ｂ Ｏ，、、Ｕ Ｄ
Ｒ１５（グループＯおよび］）」−に置くように命令さ
れるものと仮定する。すると、複製回路はこのデータを
バス ラインＵ Ｄ Ｂ １６．、、、Ｕ Ｄ Ｂ１３
１ （グループ２および３）−１−に複製する。
本発明の長所は、あるデータ伝送においては、要求され
たデータの着信先、例えば、「）ＡＵが所定のデータ
バス ラインからのデータのみを受は入れるように設Ｍ
１されることと関連する。例えば、−にの伝送において
は、Ｄ Ａ １．Ｊは要求データをＲＡＭによってその
データを置かれた以外のバス ライン」−から得ること
ができる。この複製回路技術は、このような状況におい
ては、最小限の設計の複雑さにてデータな非常に高速度
にて伝送できる。
たデータの着信先、例えば、「）ＡＵが所定のデータ
バス ラインからのデータのみを受は入れるように設Ｍ
１されることと関連する。例えば、−にの伝送において
は、Ｄ Ａ １．Ｊは要求データをＲＡＭによってその
データを置かれた以外のバス ライン」−から得ること
ができる。この複製回路技術は、このような状況におい
ては、最小限の設計の複雑さにてデータな非常に高速度
にて伝送できる。
別の方法として、データにデータ バス」―ののそのデ
ータの位置を示す標識を与え、着信先がデータをその位
置から検索する方法も考えられる。ただし、この方法は
、本発明による方法と比較して、データ伝送速度が遅く
なり、また設剖が複雑となる。これは、データにバス１
−の位１１′ｌに関する標識をＬｊ、えるためには、回
路のデータ伝送部分が位置標識に生成（つまり、符叶化
）することが必要となるばかりか、回路の着信部分が位
置標識を認識（つまり、復号）し、これに応答し、バス
の任意の部分からデータを受信できることが必要である
ことから理解できる。一方、本発明による方法は、符号
化動作、および比較的高速の複製動作のみを必要とする
。この゛′符号化動作′″は複製回路にどのデータ バ
ス ラインが他のバス ライン上に複製されるへき情報
を持つかを指示することからなる。さらに、この複製論
理は集中化して全てのサブシステムによって共有できる
ため、設計の複雑さ、およびチップ面積を最小限に抑え
ることができる。
ータの位置を示す標識を与え、着信先がデータをその位
置から検索する方法も考えられる。ただし、この方法は
、本発明による方法と比較して、データ伝送速度が遅く
なり、また設剖が複雑となる。これは、データにバス１
−の位１１′ｌに関する標識をＬｊ、えるためには、回
路のデータ伝送部分が位置標識に生成（つまり、符叶化
）することが必要となるばかりか、回路の着信部分が位
置標識を認識（つまり、復号）し、これに応答し、バス
の任意の部分からデータを受信できることが必要である
ことから理解できる。一方、本発明による方法は、符号
化動作、および比較的高速の複製動作のみを必要とする
。この゛′符号化動作′″は複製回路にどのデータ バ
ス ラインが他のバス ライン上に複製されるへき情報
を持つかを指示することからなる。さらに、この複製論
理は集中化して全てのサブシステムによって共有できる
ため、設計の複雑さ、およびチップ面積を最小限に抑え
ることができる。
第２図には、この複製回路がより詳細に示される。個々
のグループのラインはその１１ ｚ″′′出力してクル
ープの複製回路に接続される。個々のグループの複製回
路は他の３つのグループのバス ラインに接続するデー
タ人力ｒ’＋ １−１−１３を持つ。例えば、グループ
複製回路ＯのＺ出力はグループ０に接続され、データ入
力ラインＤｉ、Ｄ２およびＢ３はそれぞれグループ１，
２および３に接続される。
のグループのラインはその１１ ｚ″′′出力してクル
ープの複製回路に接続される。個々のグループの複製回
路は他の３つのグループのバス ラインに接続するデー
タ人力ｒ’＋ １−１−１３を持つ。例えば、グループ
複製回路ＯのＺ出力はグループ０に接続され、データ入
力ラインＤｉ、Ｄ２およびＢ３はそれぞれグループ１，
２および３に接続される。
同様に、クループ複製回路１の２出力はノ１ループ１に
接続され、データ入力ＤＩ、＋１２および［）；３けグ
ループ０．２および１３に接続される。個々のグループ
複製回路はまた制御人力Ｓ１．］２および］３ならびに
起動人力ＥＮを持つ５．制御入力は複製回路の″グルー
プ制御″部分（第４図）から制御信号ｒ３ＵＭを受信す
る。
接続され、データ入力ＤＩ、＋１２および［）；３けグ
ループ０．２および１３に接続される。個々のグループ
複製回路はまた制御人力Ｓ１．］２および］３ならびに
起動人力ＥＮを持つ５．制御入力は複製回路の″グルー
プ制御″部分（第４図）から制御信号ｒ３ＵＭを受信す
る。
第３図に一例としてのグループ複製回路が示されるが、
これは−例として、′グループ０″複製回路を示す。こ
のグループ複製回路は８個の出力、 つまり、 第２図
には一緒に“７ ＩＪとして示されるＩＪ Ｄ ＢＯ（
’ｌ −ＴＪ Ｂ Ｉ”） ０７を持ち、個々の出力が
任意のグループのデータバスの個々の導線と対応する。
これは−例として、′グループ０″複製回路を示す。こ
のグループ複製回路は８個の出力、 つまり、 第２図
には一緒に“７ ＩＪとして示されるＩＪ Ｄ ＢＯ（
’ｌ −ＴＪ Ｂ Ｉ”） ０７を持ち、個々の出力が
任意のグループのデータバスの個々の導線と対応する。
これに加えて、個々のグループ複製回路は、第３図には
［）１−■）３として示される２４個のデータ入力、Ｉ
Ｊ ｒ） Ｂ Ｏ８−ｔＪ Ｄ Ｂ ３１を含み、これ
らは他のグループのデータ バス ラインに接続される
。個々のＵＤＢ入カシカラインえば、ＴＪＤＢＯ８）は
、制御入力（例えば、Ｓｌ）によって制御される伝送ゲ
ート（例えば、３１０）に接続される。伝送ゲート（３
１０）は制御信号（Ｓｌ）が低値のときに、データ入力
徊号を出力（例えば、ノード３１３）にパスする。３つ
の入力ゲート（例えば３０１゜３１、 ］、、 ３１．
２）の出力は共通ノード（例えば、３１３）に接続され
る。この共通ノードは出力ゲート（例えば、３００）の
入力に接続される。この出力ゲートは、起動入力（例え
ば、＋３ Ｕ Ｍ ＯＥ Ｎ ）が低値のとき；つまり
、ゲートが″起動″されたとき、データをその入力（例
えば、ノード３１３）からその出力（例えば、ＵＤＢＯ
Ｏ）にパスする。起動入力が高値のときは、関連する出
力ゲートは不能にされ、出力が高インピーダンス状態（
゛′３状態′″の状態）にされる。この３状態の状態は
任意の出力ゲートが関連するＵＤＢ導線を駆動すること
を抑止する。第３図に示されるように、制御人力（８１
，Ｓ２あるいはＳｌ）の任意の１つが起動されると、制
御起動（ＢＵＭＯＥＮ）信号が出力ゲートを起動したと
きに、他の３つのグループ（１，２あるいは３）の任意
の１つからのデータがグループＯライン上に複製される
。
［）１−■）３として示される２４個のデータ入力、Ｉ
Ｊ ｒ） Ｂ Ｏ８−ｔＪ Ｄ Ｂ ３１を含み、これ
らは他のグループのデータ バス ラインに接続される
。個々のＵＤＢ入カシカラインえば、ＴＪＤＢＯ８）は
、制御入力（例えば、Ｓｌ）によって制御される伝送ゲ
ート（例えば、３１０）に接続される。伝送ゲート（３
１０）は制御信号（Ｓｌ）が低値のときに、データ入力
徊号を出力（例えば、ノード３１３）にパスする。３つ
の入力ゲート（例えば３０１゜３１、 ］、、 ３１．
２）の出力は共通ノード（例えば、３１３）に接続され
る。この共通ノードは出力ゲート（例えば、３００）の
入力に接続される。この出力ゲートは、起動入力（例え
ば、＋３ Ｕ Ｍ ＯＥ Ｎ ）が低値のとき；つまり
、ゲートが″起動″されたとき、データをその入力（例
えば、ノード３１３）からその出力（例えば、ＵＤＢＯ
Ｏ）にパスする。起動入力が高値のときは、関連する出
力ゲートは不能にされ、出力が高インピーダンス状態（
゛′３状態′″の状態）にされる。この３状態の状態は
任意の出力ゲートが関連するＵＤＢ導線を駆動すること
を抑止する。第３図に示されるように、制御人力（８１
，Ｓ２あるいはＳｌ）の任意の１つが起動されると、制
御起動（ＢＵＭＯＥＮ）信号が出力ゲートを起動したと
きに、他の３つのグループ（１，２あるいは３）の任意
の１つからのデータがグループＯライン上に複製される
。
第４図の制御回路は、１つあるいは複数のグループ複製
回路を選択し、ある与えられたグループからのそれらデ
ータ入力の所に存在するデータを、データ語が全てのパ
ス ラインを満たさない場合、少なくとも１つの別のグ
ループに複製する。データ語がパス ラインを満たすと
き（つまり、３２ビット語が存在するとき）は、制御回
路によって複製回路が抑止される。制御回路への入力は
、前述のように、ＵＭＯ，、、、ＵＭ３であり、データ
源、例えば、ＲＡＭによって、任意の伝送動作に対して
提供される。クロックＢＭＫ（マスク）およびＢｓＫ（
従属）がそれぞれ関連するゲート４１０−４１．３およ
び４４０−４５１を制御する。ゲート４ ’４−０−４
−５１は反転ゲー］・であり、一方、ゲート４１０−４
１３は非反転ゲートである。制御回路の出力はＢ Ｕ
Ｍラインであるが、これは、第２図に示されるように、
グループ複製回路の制御入力（Ｓｌ。
回路を選択し、ある与えられたグループからのそれらデ
ータ入力の所に存在するデータを、データ語が全てのパ
ス ラインを満たさない場合、少なくとも１つの別のグ
ループに複製する。データ語がパス ラインを満たすと
き（つまり、３２ビット語が存在するとき）は、制御回
路によって複製回路が抑止される。制御回路への入力は
、前述のように、ＵＭＯ，、、、ＵＭ３であり、データ
源、例えば、ＲＡＭによって、任意の伝送動作に対して
提供される。クロックＢＭＫ（マスク）およびＢｓＫ（
従属）がそれぞれ関連するゲート４１０−４１．３およ
び４４０−４５１を制御する。ゲート４ ’４−０−４
−５１は反転ゲー］・であり、一方、ゲート４１０−４
１３は非反転ゲートである。制御回路の出力はＢ Ｕ
Ｍラインであるが、これは、第２図に示されるように、
グループ複製回路の制御入力（Ｓｌ。
Ｓ２および８３）および出力起動入力（ＥＮ）に接続さ
れる。制御入力−Ｉ−に高値の電圧が存在すると、デー
タは入力ゲートにパスされ、一方、出力起動入力」二に
低値の電圧が存在すると、データは一例としての回路内
の関連するグループ」二にパスされる。つまり、とのＢ
ＵＭラインが起動されたかによって、任意の複製回路が
グループの複製回路のどれに複製するかが決定される。
れる。制御入力−Ｉ−に高値の電圧が存在すると、デー
タは入力ゲートにパスされ、一方、出力起動入力」二に
低値の電圧が存在すると、データは一例としての回路内
の関連するグループ」二にパスされる。つまり、とのＢ
ＵＭラインが起動されたかによって、任意の複製回路が
グループの複製回路のどれに複製するかが決定される。
例えば、ラインＢＵＭ３およびＢＵＭ２ＥＮが起動され
ると（つまり、１３ ＴＪ Ｍ ３が高電圧となり、Ｂ
Ｕ Ｍ ２ Ｅ Ｎが低電圧となると）、グループ複
製回路２はグループ３（パス ラインＵ Ｄ Ｂ ２４
、、、、、。
ると（つまり、１３ ＴＪ Ｍ ３が高電圧となり、Ｂ
Ｕ Ｍ ２ Ｅ Ｎが低電圧となると）、グループ複
製回路２はグループ３（パス ラインＵ Ｄ Ｂ ２４
、、、、、。
Ｕ Ｄ Ｒ３１） −１−のデータをグループ２（パス
ラインＴＪＩ）Ｂ １６．、、、ＵＤＢ ２３）上に複
製する。
ラインＴＪＩ）Ｂ １６．、、、ＵＤＢ ２３）上に複
製する。
第５図に複製回路の動作の詳細が示される。
これはｔＪＭラインがあらゆる状態にあることを想定す
る。ある与えられたグループ−Ｌに有効なデータが存在
すると、伝送されるべきデータ源はそのグループと関連
する０Ｍラインを低電圧（０）状態にする。データが存
在しない場合は、１１Ｍラインは高電圧（１）の状態に
とどまる。例えば、データがデータ源（例えば、ＲＡＭ
）からグループ０」−に読み出される場合は、ＵＭＯラ
インが低値（０）となり、一方、ＴＪＭＴ、ＴＪＭ２お
よびＴＪ Ｍ ３ラインは高値（１）のままにとどまる
。これによって、制御回路（第４図）の出力は以下の通
りとなる。つまり、Ｂ Ｕ Ｍ Ｏ＝ Ｂ Ｕ Ｍ Ｉ
ＢＯ＝ Ｂ ｔＪ Ｍ ＯＥ Ｎ ＝ １ （高値
）となり、他の制御ラインは低値となる。すると、高値
のＢＵ Ｍ ＯＥ Ｍはその出力伝送ゲートをオフにす
ることによって複製回路０のＺ出力髪抑１１−する。低
値のＢＩＪＭＩ ＥＮ、Ｔ（１１Ｍ２ＥＮおよびＢＵ
Ｍ ３ Ｅ Ｎ制御ラインはそれぞれグループ複製回路
１，２および３の出力伝送ゲートをオンにする。さらに
、高値のＢＵＭＯおよびＲＵ Ｍ ］、 ＲＯはグルー
プ０に接続されたグループ複製回路１，２および３内の
入力伝送ゲートをオンにする（残りの低値の８０Ｍライ
ンは他のグループに接続された伝送ゲートをオフに保つ
。）。こうして、グループ。がグループ複製回路１，２
および３内の１′オン″の伝送ゲー１〜を通じて対応す
るバス ライングループに伝送され、結果として複製さ
れる。
る。ある与えられたグループ−Ｌに有効なデータが存在
すると、伝送されるべきデータ源はそのグループと関連
する０Ｍラインを低電圧（０）状態にする。データが存
在しない場合は、１１Ｍラインは高電圧（１）の状態に
とどまる。例えば、データがデータ源（例えば、ＲＡＭ
）からグループ０」−に読み出される場合は、ＵＭＯラ
インが低値（０）となり、一方、ＴＪＭＴ、ＴＪＭ２お
よびＴＪ Ｍ ３ラインは高値（１）のままにとどまる
。これによって、制御回路（第４図）の出力は以下の通
りとなる。つまり、Ｂ Ｕ Ｍ Ｏ＝ Ｂ Ｕ Ｍ Ｉ
ＢＯ＝ Ｂ ｔＪ Ｍ ＯＥ Ｎ ＝ １ （高値
）となり、他の制御ラインは低値となる。すると、高値
のＢＵ Ｍ ＯＥ Ｍはその出力伝送ゲートをオフにす
ることによって複製回路０のＺ出力髪抑１１−する。低
値のＢＩＪＭＩ ＥＮ、Ｔ（１１Ｍ２ＥＮおよびＢＵ
Ｍ ３ Ｅ Ｎ制御ラインはそれぞれグループ複製回路
１，２および３の出力伝送ゲートをオンにする。さらに
、高値のＢＵＭＯおよびＲＵ Ｍ ］、 ＲＯはグルー
プ０に接続されたグループ複製回路１，２および３内の
入力伝送ゲートをオンにする（残りの低値の８０Ｍライ
ンは他のグループに接続された伝送ゲートをオフに保つ
。）。こうして、グループ。がグループ複製回路１，２
および３内の１′オン″の伝送ゲー１〜を通じて対応す
るバス ライングループに伝送され、結果として複製さ
れる。
第５図に戻り、他の全ての複製動作も０Ｍラインの状態
によって説明できることがわかる。２つの特に注目すべ
きケースが存在する。
によって説明できることがわかる。２つの特に注目すべ
きケースが存在する。
第１は、３２ビツト語をデータ バスを通じて伝送する
場合のように全ての０Ｍラインが低値（０）となるケー
スである。この場合は、全ての複製回路が信号ＢＵＭＯ
ＥＮ、 ＢＵＭＩ ＥＮ、１３０Ｍ２ＥＮおよびＢＴＪ
Ｍ３ＥＮが高値であることによってオフにされる。さら
に、次に、ＮＯＲゲート３００（第３Ｍ）の出力が高値
とされる。これによって、ラインＢＵＭＯ，ｎＵＭ１
、ｌｌＪＭ２およびＢｔＪＭ３が低値にされ、関連する
伝送ゲー１へかオフにされる。これはデータ信号が伝送
ゲートを通じて短絡することを防ぐ。従って、このケー
スにおいては、バス−にに置がオしたデータは複製され
ず、またグループ複製回路による影響を受けることもな
い。第２は、データが伝送されない場合のように全ての
０Ｍラインが高値（１）となるケースである。この場合
は、全ての出力伝送ゲートが対応する出力起動制御ライ
ンＢＵＭＯＥＮ、ＢＵＭＩＥＮ、８０Ｍ２ＥＮおよびＢ
ＵＭ３ＥＮによってオン（起動）される。ただし、全て
の久方制御ラインが低値となり、入カゲー１−が不能に
される。
場合のように全ての０Ｍラインが低値（０）となるケー
スである。この場合は、全ての複製回路が信号ＢＵＭＯ
ＥＮ、 ＢＵＭＩ ＥＮ、１３０Ｍ２ＥＮおよびＢＴＪ
Ｍ３ＥＮが高値であることによってオフにされる。さら
に、次に、ＮＯＲゲート３００（第３Ｍ）の出力が高値
とされる。これによって、ラインＢＵＭＯ，ｎＵＭ１
、ｌｌＪＭ２およびＢｔＪＭ３が低値にされ、関連する
伝送ゲー１へかオフにされる。これはデータ信号が伝送
ゲートを通じて短絡することを防ぐ。従って、このケー
スにおいては、バス−にに置がオしたデータは複製され
ず、またグループ複製回路による影響を受けることもな
い。第２は、データが伝送されない場合のように全ての
０Ｍラインが高値（１）となるケースである。この場合
は、全ての出力伝送ゲートが対応する出力起動制御ライ
ンＢＵＭＯＥＮ、ＢＵＭＩＥＮ、８０Ｍ２ＥＮおよびＢ
ＵＭ３ＥＮによってオン（起動）される。ただし、全て
の久方制御ラインが低値となり、入カゲー１−が不能に
される。
従って、どの複製回路も他のグループの複製回路にデー
タを伝送しない。
タを伝送しない。
本発明による技術は３２ビツト最大語長および８ピツ１
ヘオよび１６ビツトのこれより小さな語との関連で説明
されたが、勿論、他の語長も可能である。さらに、最も
大きな語の長さは典型的には小さな語の整数倍であるが
、これもこれに限定されるものではない。例えば、１２
ビツト語を３２ビツト データ パス上に２度複製し、
残りの８ラインを空のままにしておくか、あるいは１２
ビツト語の一部（例えば、最初あるいは最後の８ピッ１
−）で満たすこともできる。
ヘオよび１６ビツトのこれより小さな語との関連で説明
されたが、勿論、他の語長も可能である。さらに、最も
大きな語の長さは典型的には小さな語の整数倍であるが
、これもこれに限定されるものではない。例えば、１２
ビツト語を３２ビツト データ パス上に２度複製し、
残りの８ラインを空のままにしておくか、あるいは１２
ビツト語の一部（例えば、最初あるいは最後の８ピッ１
−）で満たすこともできる。
さらに、ここでは、（４つのグループの複製回路に分割
された）単一の複製回路の使用が示されるが、これはデ
ータの伝送源および着信先、従って、データ パスが単
一の集積回路上に位置するときに最も有効である。ただ
し、複数の複製回路の使用も可能である。
された）単一の複製回路の使用が示されるが、これはデ
ータの伝送源および着信先、従って、データ パスが単
一の集積回路上に位置するときに最も有効である。ただ
し、複数の複製回路の使用も可能である。
例えば、個々のデータ源に対して別個の複製回路を使用
することもできる。これは、異なる集積回路−■−のデ
ータ源および着信先を接続するデータ パスを通じて通
信するのに適当である。ただし、この場合は、単一の複
数回路を使用することもできる。さらに、ここに示され
る複製回路は個々がデータ バス ラインの１つのグル
ープと関連する１つの出力、および他のグループと関連
する複数の入力を持つグループの複製回路から構成され
る。ただし、別の方法として、これと反対の実現も可能
である。つまり、１つのグループ複製回路が１つのグル
ープと関連する１つの入力、および他のグループと関連
する複数の出力を持つこともできる。これへの制御回路
の組込みは簡ｍである。最後に、これまでの説明は、個
々のデータ パスに対する電気導線との関連で説明され
たが、データ パスに対して光学コンダクタ（例えば、
導波管あるいは光ファイバ）を使用することも可能であ
り、これも本発明の範囲に含まれるものである。
することもできる。これは、異なる集積回路−■−のデ
ータ源および着信先を接続するデータ パスを通じて通
信するのに適当である。ただし、この場合は、単一の複
数回路を使用することもできる。さらに、ここに示され
る複製回路は個々がデータ バス ラインの１つのグル
ープと関連する１つの出力、および他のグループと関連
する複数の入力を持つグループの複製回路から構成され
る。ただし、別の方法として、これと反対の実現も可能
である。つまり、１つのグループ複製回路が１つのグル
ープと関連する１つの入力、および他のグループと関連
する複数の出力を持つこともできる。これへの制御回路
の組込みは簡ｍである。最後に、これまでの説明は、個
々のデータ パスに対する電気導線との関連で説明され
たが、データ パスに対して光学コンダクタ（例えば、
導波管あるいは光ファイバ）を使用することも可能であ
り、これも本発明の範囲に含まれるものである。
第１図は本発明の技術を使用する集積回路のブロック図
； 第２図は本発明の技術とともに使用される４つのグルー
プに構成されたデータ語複製回路図； 第３図は第２図のグループの複製回路の１［主要部分の
符号の説明］ ランダムアクセスメモリ・・・・・・・・・・・・・・
１０デジタル演算装置・・・・・・・・・・・・・・・
・・・・・・・１１制御演算装置・・・・・・・・・・
・・・・・・・・・・・・・・・・１２複製回路・・・
・・・・・・・・・・・・・・・・・・・・・・・・・
・・１３＝１９− −〜 約 ＋ＩＰ の Φ
Ｎ 匍・「＝ 糸売 ネ市 １丁 −書 昭和６１年１１月 ７１１ 特許庁長官 黒 ］１１ 明 雄 殿１、■件の
表示 昭和６１年特許願第２２６３２３号 ２、発明の名称 データ通信システム ３、補正をする者 ｆｌ！件との関係 特許出願人 住 所 アメリカ合衆国、 １００２２ ニューヨ
ーク。 ニューヨーク、マディソン アウ゛エニュー ５５０名
称 アメリカン テレフォン アンドテレグラ
フ カムパニー ４、代理人 電話（２＋３）１５６１ （代表） 「図 面」
； 第２図は本発明の技術とともに使用される４つのグルー
プに構成されたデータ語複製回路図； 第３図は第２図のグループの複製回路の１［主要部分の
符号の説明］ ランダムアクセスメモリ・・・・・・・・・・・・・・
１０デジタル演算装置・・・・・・・・・・・・・・・
・・・・・・・１１制御演算装置・・・・・・・・・・
・・・・・・・・・・・・・・・・１２複製回路・・・
・・・・・・・・・・・・・・・・・・・・・・・・・
・・１３＝１９− −〜 約 ＋ＩＰ の Φ
Ｎ 匍・「＝ 糸売 ネ市 １丁 −書 昭和６１年１１月 ７１１ 特許庁長官 黒 ］１１ 明 雄 殿１、■件の
表示 昭和６１年特許願第２２６３２３号 ２、発明の名称 データ通信システム ３、補正をする者 ｆｌ！件との関係 特許出願人 住 所 アメリカ合衆国、 １００２２ ニューヨ
ーク。 ニューヨーク、マディソン アウ゛エニュー ５５０名
称 アメリカン テレフォン アンドテレグラ
フ カムパニー ４、代理人 電話（２＋３）１５６１ （代表） 「図 面」
Claims (1)
- 【特許請求の範囲】 １、複数のデータビットを並列にて伝 送するための任意の数の導線から構成されるデータバス
（ＵＤＢ）； 該導線の数より少ない数のデータビット を並列に伝送するための少なくとも１つのデータ源（１
０）；および 該導線の数より少ない数のデータビット を並列に受信するための少なくとも１つの着信先（１１
）を含むデータ通信システムにおいて、 該導線の数より少ない数のデータビット を複製して該データバスを通じて並列に伝 送されるべき多数のデータビットを生成す るための手段を含むことを特徴とするシステム。 ２、特許請求の範囲第１項に記載のシス テムにおいて、 該伝送されるべき多数のデータビットの 数が該任意の導線の数と等しいことを特徴とするシステ
ム。 ３、特許請求の範囲第１項に記載のシス テムにおいて、 該データ源が該複製手段に複製を遂行する ために該バス上の該少ない数のデータビッ トの位置を提供することを特徴とするシステム。 ４、特許請求の範囲第１項に記載のシス テムにおいて、 該複製手段が少なくとも２つのグループの 複製回路を含み、該グループの複製手段がそれぞれ該導
線の１つの対応するグループと関連する１つの出力、お
よび異なるグループの導線と関連する少なくとも１つの
入力を持つことを特徴とするシステム。 ５、特許請求の範囲第１項に記載のシス テムにおいて、該複製手段が、該少ない数のデータビッ
トを伝送するための２つあるい はそれ以上のデータ源によって共有される単一の回路で
あることを特徴とするシステム。 ６、特許請求の範囲第１項に記載のシス テムにおいて、該データバスの該任意の導 線の数が該データ源からの少ないデータの数の整数倍で
あることを特徴とするシステム。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US782058 | 1985-09-30 | ||
| US06/782,058 US4788693A (en) | 1985-09-30 | 1985-09-30 | Data communication replicator |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6298449A true JPS6298449A (ja) | 1987-05-07 |
| JP2659364B2 JP2659364B2 (ja) | 1997-09-30 |
Family
ID=25124818
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61226323A Expired - Lifetime JP2659364B2 (ja) | 1985-09-30 | 1986-09-26 | データ通信システム |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4788693A (ja) |
| JP (1) | JP2659364B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5187783A (en) * | 1989-03-15 | 1993-02-16 | Micral, Inc. | Controller for direct memory access |
| DE9219070U1 (de) * | 1992-08-05 | 1997-07-03 | Siemens AG, 80333 München | Untereinheit für ein elektrisches Gerät |
| JP3483594B2 (ja) * | 1993-07-20 | 2004-01-06 | 富士通株式会社 | 半導体装置 |
| JPH09204243A (ja) * | 1996-01-29 | 1997-08-05 | Fujitsu Ltd | データ転送方法 |
| CN101052955A (zh) * | 2004-09-10 | 2007-10-10 | 飞思卡尔半导体公司 | 用于多存储顺序模式总线匹配的装置和方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS588340A (ja) * | 1981-07-07 | 1983-01-18 | Casio Comput Co Ltd | 複数ワ−ドｄｍａ転送方式 |
| JPS59206970A (ja) * | 1983-05-11 | 1984-11-22 | Nec Corp | マイクロプロセツサ |
| JPS60189052A (ja) * | 1984-03-07 | 1985-09-26 | Seiko Epson Corp | メモリアクセス制御装置 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CH460873A (de) * | 1966-08-15 | 1968-08-15 | Hasler Ag | Verfahren zur Übertragung von Signalen mehrerer Übertragungskanäle in digitaler Form über einen Verbindungsweg |
| US3770948A (en) * | 1972-05-26 | 1973-11-06 | Gte Automatic Electric Lab Inc | Data handling system maintenance arrangement |
| US4125746A (en) * | 1977-05-18 | 1978-11-14 | Honeywell Information Systems Inc. | Partial byte transmit apparatus for digital communication systems |
| US4336613A (en) * | 1977-06-30 | 1982-06-22 | Texas Instruments Incorporated | Charge coupled device filters and modems incorporating such filters |
| US4335448A (en) * | 1979-02-21 | 1982-06-15 | Engineered Systems, Inc. | Electronic control system |
| DE3013533A1 (de) * | 1980-04-08 | 1981-10-15 | Siemens Ag | Schaltungsanordnung mit einer laserdiode zur uebertragung von nachrichtensiglnalen ueber einen lichtwellenleiter |
| US4386373A (en) * | 1980-07-18 | 1983-05-31 | Ricoh Company, Ltd. | Facsimile apparatus |
| US4583161A (en) * | 1981-04-16 | 1986-04-15 | Ncr Corporation | Data processing system wherein all subsystems check for message errors |
| US4569018A (en) * | 1982-11-15 | 1986-02-04 | Data General Corp. | Digital data processing system having dual-purpose scratchpad and address translation memory |
| US4543651A (en) * | 1983-09-12 | 1985-09-24 | At&T Bell Laboratories | Duplicated time division switching system |
-
1985
- 1985-09-30 US US06/782,058 patent/US4788693A/en not_active Expired - Lifetime
-
1986
- 1986-09-26 JP JP61226323A patent/JP2659364B2/ja not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS588340A (ja) * | 1981-07-07 | 1983-01-18 | Casio Comput Co Ltd | 複数ワ−ドｄｍａ転送方式 |
| JPS59206970A (ja) * | 1983-05-11 | 1984-11-22 | Nec Corp | マイクロプロセツサ |
| JPS60189052A (ja) * | 1984-03-07 | 1985-09-26 | Seiko Epson Corp | メモリアクセス制御装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US4788693A (en) | 1988-11-29 |
| JP2659364B2 (ja) | 1997-09-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4538224A (en) | Direct memory access peripheral unit controller | |
| US5949982A (en) | Data processing system and method for implementing a switch protocol in a communication system | |
| US4745548A (en) | Decentralized bus arbitration using distributed arbiters having circuitry for latching lockout signals gated from higher priority arbiters | |
| US8046663B2 (en) | Semiconductor memory device and method for driving the same | |
| US5132614A (en) | Semiconductor device and method and apparatus for testing the same | |
| KR970051297A (ko) | 메모리 회로의 평행 출력 버퍼 | |
| JP2002118603A (ja) | 単一転送ラインを使用する複数回路間で複数信号の多方向同時転送を促進する方法 | |
| JP2659364B2 (ja) | データ通信システム | |
| KR19990022495A (ko) | 프로그램 가능한 구조를 사용한 고속 순환 용장 체크 시스템및 방법 | |
| JP3508858B2 (ja) | １伝送路による複数回路間の複数信号の多方向同時転送を促進する回路 | |
| KR0177197B1 (ko) | 시스템 상호접속을 위한 주사 프로그램가능한 검사 행렬 | |
| KR910017423A (ko) | 반도체 메모리 장치 | |
| JPS58200351A (ja) | 誤り訂正回路 | |
| US5724302A (en) | High density decoder | |
| JPH0431948A (ja) | 入出力制御装置 | |
| JPS6257043A (ja) | メモリ回路 | |
| JPS62153841A (ja) | 交換レンズの情報出力装置 | |
| JPS5822432A (ja) | 複数ユニット同時アクセス方式 | |
| JPS5860480A (ja) | 半導体メモリ | |
| JPS59133626A (ja) | デ−タ転送制御回路 | |
| JPS63138444A (ja) | デ−タ処理装置 | |
| JPS6364689A (ja) | ランダムアクセスメモリ装置 | |
| JPH03278253A (ja) | 記憶装置および方法 | |
| JPS61265647A (ja) | デ−タ転送方式 | |
| JPH03158041A (ja) | データ多重転送方式 |