JPS5861668A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS5861668A JPS5861668A JP56161279A JP16127981A JPS5861668A JP S5861668 A JPS5861668 A JP S5861668A JP 56161279 A JP56161279 A JP 56161279A JP 16127981 A JP16127981 A JP 16127981A JP S5861668 A JPS5861668 A JP S5861668A
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10D48/00—Individual devices not covered by groups H10D1/00 - H10D44/00
- H10D48/30—Devices controlled by electric currents or voltages
- H10D48/32—Devices controlled by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H10D48/34—Bipolar devices
- H10D48/345—Bipolar transistors having ohmic electrodes on emitter-like, base-like, and collector-like regions
Landscapes
- Bipolar Transistors (AREA)
- Bipolar Integrated Circuits (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体装置の製造方法に関し、特に、集積度を
向上し得る）ぐイボーラトランジスタの裏造方法に関す
る。
向上し得る）ぐイボーラトランジスタの裏造方法に関す
る。
ノぐイポーラトランジスタの集積度を向上することは必
ずしも容易’ｉ％はない。そこで、イース、工、ミッタ
、コレクタ各配線を自己整合的に、更に可能であれば、
一部上下に積層して形成しりねば集積度向上、に有効な
ことは明らかである。
ずしも容易’ｉ％はない。そこで、イース、工、ミッタ
、コレクタ各配線を自己整合的に、更に可能であれば、
一部上下に積層して形成しりねば集積度向上、に有効な
ことは明らかである。
本発明の目的はかかる要請を満足する（ｈ造を有する、
バイポーラトランジスタを製造する方法を提供すること
にある。
バイポーラトランジスタを製造する方法を提供すること
にある。
その要旨は、
（イ）窒化シリコン（８１３Ｎ４）は溶解するが二酸化
シリコン（Ｓｉｎ２）は溶解しない物質、例えば熱燐酸
（ｉ（３ＰＯ，）と二酸化シリコン（８１０ｇ ）は溶
解するが窒化シリコン（Ｓｉ３Ｎ４）は溶解しない物質
例えば弗酸（ＨＦ）と選択的に使用することにより、ベ
ース電極とエミッタ電極とを一部上下積層構造となし、
又、エミッタ電極とコレクタ電極とを自己整合的に配設
することにあり、 （ロ）その主要工程は、−導電型の牛晦体単結晶層上に
トランジスタのに一ス形成領域及びコレクター仲形成◇
ｐ域とを覆って耐酸化膜を選択的に形成し、次いで前記
耐酸化膜をマスクとして前＝Ｖ ｆ！：＝体層表面を選
択的に酸化して前記ペース領域及びコレクタ電極形成領
域とを除く頒城に比較的斥い二酸化シリコン層を形成し
、次いで前記４−ス形成領域及びコレクタ電極形成領域
との上に残された窒化シリコン層を除去して後、前記領
域の表面に窒化シリコン層を形成し、次いで前記ベース
形成領域表面の窒化シリコン膜を通して反対導電型不純
物を導入し、てベース領域を形成し、次いで前記ペース
領域表面の前記直接窒化シリコン膜を選択的に除去して
ベース電極窓を杉成し、次いでり、：板全面に多結晶半
導体層を形成した後反対導電型の不純物を６入し、次い
で前記多結晶半導体層を゛選択的に除去してベース型砂
・配線を形成し、次いで酸化を施して該ベース電極・配
＠表面を二酸化シリコン膜で覆うとともに、該ベース電
極・配線とギＩ言ｅベース領域に導入されていた不純物
を活性化し、次いでエミッタ形成ｆｒｔ域とコレクク電
ｈｆ杉成表肝の前記窒化シリコン膜を除去し、次い↑基
板全面に館２の多結晶半導体層を形成し、しかる後、前
記第２の多結晶半導体層及び前記半導体層に一導電型不
純物を導入して、エミッタ領域及び春コレクタコンタク
ト領域を形成する工程を有する慕゛−パ゛もので ある。
シリコン（Ｓｉｎ２）は溶解しない物質、例えば熱燐酸
（ｉ（３ＰＯ，）と二酸化シリコン（８１０ｇ ）は溶
解するが窒化シリコン（Ｓｉ３Ｎ４）は溶解しない物質
例えば弗酸（ＨＦ）と選択的に使用することにより、ベ
ース電極とエミッタ電極とを一部上下積層構造となし、
又、エミッタ電極とコレクタ電極とを自己整合的に配設
することにあり、 （ロ）その主要工程は、−導電型の牛晦体単結晶層上に
トランジスタのに一ス形成領域及びコレクター仲形成◇
ｐ域とを覆って耐酸化膜を選択的に形成し、次いで前記
耐酸化膜をマスクとして前＝Ｖ ｆ！：＝体層表面を選
択的に酸化して前記ペース領域及びコレクタ電極形成領
域とを除く頒城に比較的斥い二酸化シリコン層を形成し
、次いで前記４−ス形成領域及びコレクタ電極形成領域
との上に残された窒化シリコン層を除去して後、前記領
域の表面に窒化シリコン層を形成し、次いで前記ベース
形成領域表面の窒化シリコン膜を通して反対導電型不純
物を導入し、てベース領域を形成し、次いで前記ペース
領域表面の前記直接窒化シリコン膜を選択的に除去して
ベース電極窓を杉成し、次いでり、：板全面に多結晶半
導体層を形成した後反対導電型の不純物を６入し、次い
で前記多結晶半導体層を゛選択的に除去してベース型砂
・配線を形成し、次いで酸化を施して該ベース電極・配
＠表面を二酸化シリコン膜で覆うとともに、該ベース電
極・配線とギＩ言ｅベース領域に導入されていた不純物
を活性化し、次いでエミッタ形成ｆｒｔ域とコレクク電
ｈｆ杉成表肝の前記窒化シリコン膜を除去し、次い↑基
板全面に館２の多結晶半導体層を形成し、しかる後、前
記第２の多結晶半導体層及び前記半導体層に一導電型不
純物を導入して、エミッタ領域及び春コレクタコンタク
ト領域を形成する工程を有する慕゛−パ゛もので ある。
以下、図面を診照しつつ、本発明の一実施例に停るノ々
イポーラトランジスタの製造方法の各工程について説明
し、本発明の構成と特有の効果とを更に明らかにする。
イポーラトランジスタの製造方法の各工程について説明
し、本発明の構成と特有の効果とを更に明らかにする。
１例として、Ｐ型シリコン（Ｓｌ）基板上に二−タキシ
ャル成長させられたＮ型シリコン（８４）単結晶層中に
形成され、各転極・配線とも多結晶６コン（ｅｌ）より
なる・バイポーラトランジスタを製造すゐ方法について
述べるＯ第１図参照 Ｐ型シリコン（Ｓｌ）基板１表面の素子形成＃Ｍに相当
する領域に砒累（Ａθ）等のＮ型不純物を品！４Ｉ度に
導入してＮ＋埋込層２を形成する。この形成方法は拡散
法もイオン注入法も同様に使用しうる（次いで、Ｎ型シ
リコン（Ｂ１）単結晶層３を厚さ１．５〔μｍ〕程度に
工２タキシャル成長させる。更に、単結晶＃３の表面全
面に、ｃｖ：ｐ法を使用して酸化シリコン（８１３Ｍ４
）よりなる薄膜５を形成する０この淘膜の厚さは次に
実施される酸化工程におけるマスクとして機能するに十
分−１％あれば足りる。
ャル成長させられたＮ型シリコン（８４）単結晶層中に
形成され、各転極・配線とも多結晶６コン（ｅｌ）より
なる・バイポーラトランジスタを製造すゐ方法について
述べるＯ第１図参照 Ｐ型シリコン（Ｓｌ）基板１表面の素子形成＃Ｍに相当
する領域に砒累（Ａθ）等のＮ型不純物を品！４Ｉ度に
導入してＮ＋埋込層２を形成する。この形成方法は拡散
法もイオン注入法も同様に使用しうる（次いで、Ｎ型シ
リコン（Ｂ１）単結晶層３を厚さ１．５〔μｍ〕程度に
工２タキシャル成長させる。更に、単結晶＃３の表面全
面に、ｃｖ：ｐ法を使用して酸化シリコン（８１３Ｍ４
）よりなる薄膜５を形成する０この淘膜の厚さは次に
実施される酸化工程におけるマスクとして機能するに十
分−１％あれば足りる。
第２図参照
上記の窒化シリコン（ｓ１３Ｉｎ）よりなる薄膜５を、
トランジスタのペース領域よりやや狭い領域とコレクタ
電極形成領域との上に残して他の領域から除去する０除
去は熱燐酸（Ｈ２ＰＯ４）等を使用することにより容重
に可能である０この残留された窒化シリコン（Ｓｔ、Ｎ
４）よりなる薄膜５をマスクとして熱酸化を施し、厚さ
０．５〔μｍ〕程度を有する二酸化シリコン（８１０，
）層よりなるフィールド絶縁膜６を形成する。
トランジスタのペース領域よりやや狭い領域とコレクタ
電極形成領域との上に残して他の領域から除去する０除
去は熱燐酸（Ｈ２ＰＯ４）等を使用することにより容重
に可能である０この残留された窒化シリコン（Ｓｔ、Ｎ
４）よりなる薄膜５をマスクとして熱酸化を施し、厚さ
０．５〔μｍ〕程度を有する二酸化シリコン（８１０，
）層よりなるフィールド絶縁膜６を形成する。
第３図、第４図参照
、 上記の残留された当初の窒化シリコン（Ｓｉ３
Ｎ４）よりなる薄層５を熱燐酸（）ｉｓＰＯａ）等を使
用して溶解除去し、その同一領域に直接窒化法またはプ
ラズマ窒化法を使用して、厚さ１ｓｏ（Ｘ）程度の良質
の窒化シリコン（８１ｓＮｎ）膜７を形成する０第５図
参照 上記のペース領域以外の像域を７オトレジスト膜８等を
用込てマスクし、−ロン（Ｂ）等のＰ型不細物をＩ Ｘ
１０１４／儂２程度の濃度に３０（ＫｅＶ）のエネル
ギーをもってイオン注入して、Ｐ型ベース領域９を形成
する。
Ｎ４）よりなる薄層５を熱燐酸（）ｉｓＰＯａ）等を使
用して溶解除去し、その同一領域に直接窒化法またはプ
ラズマ窒化法を使用して、厚さ１ｓｏ（Ｘ）程度の良質
の窒化シリコン（８１ｓＮｎ）膜７を形成する０第５図
参照 上記のペース領域以外の像域を７オトレジスト膜８等を
用込てマスクし、−ロン（Ｂ）等のＰ型不細物をＩ Ｘ
１０１４／儂２程度の濃度に３０（ＫｅＶ）のエネル
ギーをもってイオン注入して、Ｐ型ベース領域９を形成
する。
第６図参照
上記のベース領域９の一部領域、すなわち、ベース電極
形成領域以外の領域をフォトレジスト膜１０等〒マスク
し、ベース主棒形成領域１１から直接窒化シリコン膜７
を除去してペース電極窓を形成する。除去は熱燐酸（Ｈ
３ＰＯ４）等を使用して谷Ｓ１に可能〒ある。
形成領域以外の領域をフォトレジスト膜１０等〒マスク
し、ベース主棒形成領域１１から直接窒化シリコン膜７
を除去してペース電極窓を形成する。除去は熱燐酸（Ｈ
３ＰＯ４）等を使用して谷Ｓ１に可能〒ある。
第７図参照
使用済みのフォトレジスト膜１０を除去した後、基数全
面に厚さ０．５〔μｍ〕程度を有する多結晶シリコン（
Ｓｉ）層１２を形成し、更にゼロン（Ｂ）等のＰ型不純
物をＩ Ｘ １０１６’ ／ｃｍ２程度の濃度に８０
（ＫｅＶ、１程度のエネルギーをもってイオン注入する
０第８図参照 Ｐ型の不純物がイオン注入された多結晶シリコン（Ｓｌ
）層１２を、ベース電極・配線領域以外の領域から除去
して、ペース電極・配線パターン１２を形成する。この
工程は、四弗化炭素（ｃＦ４）を反応性物質としてなす
反応性プラズマエツチング法等を使用することにより容
易に可能である。
面に厚さ０．５〔μｍ〕程度を有する多結晶シリコン（
Ｓｉ）層１２を形成し、更にゼロン（Ｂ）等のＰ型不純
物をＩ Ｘ １０１６’ ／ｃｍ２程度の濃度に８０
（ＫｅＶ、１程度のエネルギーをもってイオン注入する
０第８図参照 Ｐ型の不純物がイオン注入された多結晶シリコン（Ｓｌ
）層１２を、ベース電極・配線領域以外の領域から除去
して、ペース電極・配線パターン１２を形成する。この
工程は、四弗化炭素（ｃＦ４）を反応性物質としてなす
反応性プラズマエツチング法等を使用することにより容
易に可能である。
第９図参照
基板の熱酸化をなして、上記工程で形成した多結晶シリ
コン（Ｓｌ）層１２よりなるペース電極・配線、ｅター
ン１２の表面を二酸化シリコン（Ｓｉｎ２）１４１３
’ｔ％１うとともに１．この高温工程をもって、ヘース
餉域９にイオン注入されていたＰ型不純物と、多結晶シ
リコン（Ｓｉ ）層１２よりなるペース型砂・配線、ｅ
ターン中にイオン注入されていたＰ型不純物を拡散・活
性化し、ベースコンタクト領域９′とペース電極・配線
１２’とを完成する。
コン（Ｓｌ）層１２よりなるペース電極・配線、ｅター
ン１２の表面を二酸化シリコン（Ｓｉｎ２）１４１３
’ｔ％１うとともに１．この高温工程をもって、ヘース
餉域９にイオン注入されていたＰ型不純物と、多結晶シ
リコン（Ｓｉ ）層１２よりなるペース型砂・配線、ｅ
ターン中にイオン注入されていたＰ型不純物を拡散・活
性化し、ベースコンタクト領域９′とペース電極・配線
１２’とを完成する。
第１θ図参照
エミッタ領域１５とコレクタ電極配線形成領域１６以外
の領域を７オトレジスト膜１４等をもってマスクし、熱
燐酸（Ｈ３ＰＯ４）等を使用してこれらの領域から直接
窒化シリコン膜７を除去する。
の領域を７オトレジスト膜１４等をもってマスクし、熱
燐酸（Ｈ３ＰＯ４）等を使用してこれらの領域から直接
窒化シリコン膜７を除去する。
第１１図参照
使用済みのフォトレジスト膜１４を除去した後、基板全
面に厚さ０．５〔μｍ〕程度の多結晶シリコン（Ｓｉ）
Ｉ傅１７を形成した後、四弗化炭素（ｃｐ’、）を１メ
応付物髄としてなす反応性プラズマエンチング法等をイ
φ用して上記のエミッタ領域１５とエミッタ記報領域１
５′とコレクタ電椿・配線領域１６以外から多結晶シリ
コン（Ｓｌ）層１７を除去し砒素（Ａ６１）等Ｎ型不純
９・３をＩ Ｘ １０”／！２の濃度で２００ Ｋｅｙ
程度のエネルギーをもってイオン注入する。
面に厚さ０．５〔μｍ〕程度の多結晶シリコン（Ｓｉ）
Ｉ傅１７を形成した後、四弗化炭素（ｃｐ’、）を１メ
応付物髄としてなす反応性プラズマエンチング法等をイ
φ用して上記のエミッタ領域１５とエミッタ記報領域１
５′とコレクタ電椿・配線領域１６以外から多結晶シリ
コン（Ｓｌ）層１７を除去し砒素（Ａ６１）等Ｎ型不純
９・３をＩ Ｘ １０”／！２の濃度で２００ Ｋｅｙ
程度のエネルギーをもってイオン注入する。
第１２１Ａ参照
１．０００℃稈度の窒素（Ｎ２）雰囲気中でＪ分程閾熱
処Ｊ３！Ｌ、て、エミッタ電極Ｉ９と、コレクタ成←〆
・酬＠２０とを完成する。それとともに多結晶シリコン
（Ｓｌ）層１７にイオン注入されたＮ型不純物が拡散・
活性化されてエミッタ１８とコレクタｉｂコンタクト領
域１８となる。
処Ｊ３！Ｌ、て、エミッタ電極Ｉ９と、コレクタ成←〆
・酬＠２０とを完成する。それとともに多結晶シリコン
（Ｓｌ）層１７にイオン注入されたＮ型不純物が拡散・
活性化されてエミッタ１８とコレクタｉｂコンタクト領
域１８となる。
最仔に燐珪酸ガラス（ＰＳＧ）等をもって表面安定化嗅
を作ることは辿常の牛専体装置と同僚である０ 以上ト９明せるとおり、本発明により、ば、ベース′山
１榛とエミッタ電極とが一部項層されて立体構造をなし
ており、エミッタ電魯とコレクタ型砂ど゛は゛自己整合
的に極めて接近して設けられており、従来の構造に比し
、集積度が祢めて向上された・マイポーラトランジスタ
の製造方法を提供することがｆきる。なお、前言ピ実施
例にあっては、多結晶シリコン層１７を・ぐターニング
して後、砒素を導入したが、かかる方法に代えて、多結
晶シリコン層１７に対し所望の不縄物を等大した後、か
かる多結晶シリコン層１７をノミターニングしてもよい
。
を作ることは辿常の牛専体装置と同僚である０ 以上ト９明せるとおり、本発明により、ば、ベース′山
１榛とエミッタ電極とが一部項層されて立体構造をなし
ており、エミッタ電魯とコレクタ型砂ど゛は゛自己整合
的に極めて接近して設けられており、従来の構造に比し
、集積度が祢めて向上された・マイポーラトランジスタ
の製造方法を提供することがｆきる。なお、前言ピ実施
例にあっては、多結晶シリコン層１７を・ぐターニング
して後、砒素を導入したが、かかる方法に代えて、多結
晶シリコン層１７に対し所望の不縄物を等大した後、か
かる多結晶シリコン層１７をノミターニングしてもよい
。
第１図乃至第１２図は本発明による中溝体製すなの製造
方法の工程を示す断面図である。 図において、１・・・Ｐ型シリコン基板、２・・・Ｎ＋
型埋め込み層、３・・・Ｎ型シリコン単結晶層、４・・
・素子分〃領域、５・・・ＣｖＤ窒化シリコン薄膜、６
・・・フィールド酸化膜、７・・・直接窒化シリコン膜
、８゜１０・・−フォトレジスト膜、９・・・Ｐ型不純
物がイオン注入された領域、１１・・・４−スミ極形成
領域、］２・・・多結晶シリコン層、９′・・・ベース
コンタクト急坂、１２′・・ベース電極・配線、１３・
・・二酸化シリコン膜、１４・１．フォトレジスト膜、
１５・・・エミッタ形成予定領域、！５′・・・エミッ
タ配線、１６・・・コレクタ至極・配線、】７・・多結
晶シリコン層、１８・・・エミッタ釦域、１８′・・。 コレクタ箪倹コンタクト領域、１９・・エミッタ主神、
２０・・、コレクタ電極・配線。 第１０図 り
方法の工程を示す断面図である。 図において、１・・・Ｐ型シリコン基板、２・・・Ｎ＋
型埋め込み層、３・・・Ｎ型シリコン単結晶層、４・・
・素子分〃領域、５・・・ＣｖＤ窒化シリコン薄膜、６
・・・フィールド酸化膜、７・・・直接窒化シリコン膜
、８゜１０・・−フォトレジスト膜、９・・・Ｐ型不純
物がイオン注入された領域、１１・・・４−スミ極形成
領域、］２・・・多結晶シリコン層、９′・・・ベース
コンタクト急坂、１２′・・ベース電極・配線、１３・
・・二酸化シリコン膜、１４・１．フォトレジスト膜、
１５・・・エミッタ形成予定領域、！５′・・・エミッ
タ配線、１６・・・コレクタ至極・配線、】７・・多結
晶シリコン層、１８・・・エミッタ釦域、１８′・・。 コレクタ箪倹コンタクト領域、１９・・エミッタ主神、
２０・・、コレクタ電極・配線。 第１０図 り
Claims (1)
- 【特許請求の範囲】 一導電型の半導体単結晶層上にトランジスタのペース形
成領域及びコレクタ電極形成領域とを傍って耐酸化膜を
選択的に形成し、次いで前記耐酸化膜をマスクとして前
記中溝体層表面を選択的に酸化して前記ペース領域及び
コレクタ電極形成領域とを除く領域に比較的厚い二酸化
シリコン層を形成し、次すで前記ペース形成領域及びコ
レクタ電接形成領域との上に残された窒化シリコン層を
除去して後、前記領域の表面に窒化シリコン層を形成し
、次い艷１ピベース形成領域衣面の窒化シリコン膜を通
して反対導電型不純物を尋人してペース領域を形成し、
次いで前記ベース軸域表１ＩＩｉの前１１′、直接窒化
シリコン膜を選択的に除去してに一ス゛ホ極°窓を形成
し、次いｆ基板全面に多結晶半導体層を形成した後反対
導電型の不純物を導入し、次いで前■ｅ多多結晶牛体体
層選択的に除去して４−ス電極・配線を形成し、次いフ
酸化を施して該（−スミ極・配！！表面を二酸化シリコ
ン膜〒覆うとともに、該４−ス電極・配線と前記ペース
領域に導入されていた不純物を活性化し、次いでエミッ
タ形成領域とコレクタ電極形成表面の前記窒化シリコン
噂を除去し、次いで基板全面に第２の多結晶半導体層を
形成し、しかる後、前記第２の多結晶半導体層及び前記
半導体層に一導電型不純物を導入【で、エミッタｖ３堵
及び春コレクタコンタクト領域を形成する工程を何する
ことを特徴とする中溝体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56161279A JPS5861668A (ja) | 1981-10-09 | 1981-10-09 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56161279A JPS5861668A (ja) | 1981-10-09 | 1981-10-09 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5861668A true JPS5861668A (ja) | 1983-04-12 |
Family
ID=15732081
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56161279A Pending JPS5861668A (ja) | 1981-10-09 | 1981-10-09 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5861668A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6146063A (ja) * | 1984-08-10 | 1986-03-06 | Hitachi Ltd | 半導体装置の製造方法 |
| US5610435A (en) * | 1992-12-28 | 1997-03-11 | Canon Kabushiki Kaisha | Semiconductor device having an electrode which controls a surface state of the base area for minimizing a change of the D.C. amplification ratio |
| US6004855A (en) * | 1988-04-11 | 1999-12-21 | Synergy Semiconductor Corporation | Process for producing a high performance bipolar structure |
-
1981
- 1981-10-09 JP JP56161279A patent/JPS5861668A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6146063A (ja) * | 1984-08-10 | 1986-03-06 | Hitachi Ltd | 半導体装置の製造方法 |
| US6004855A (en) * | 1988-04-11 | 1999-12-21 | Synergy Semiconductor Corporation | Process for producing a high performance bipolar structure |
| US5610435A (en) * | 1992-12-28 | 1997-03-11 | Canon Kabushiki Kaisha | Semiconductor device having an electrode which controls a surface state of the base area for minimizing a change of the D.C. amplification ratio |
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