JPS60149149A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS60149149A JPS60149149A JP59004819A JP481984A JPS60149149A JP S60149149 A JPS60149149 A JP S60149149A JP 59004819 A JP59004819 A JP 59004819A JP 481984 A JP481984 A JP 481984A JP S60149149 A JPS60149149 A JP S60149149A
- Authority
- JP
- Japan
- Prior art keywords
- film
- mask
- sio2
- well
- si3n4
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/01—Manufacture or treatment
Landscapes
- Local Oxidation Of Silicon (AREA)
- Element Separation (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は相補形ＭＯ８）ランジスタ（以下、０ＭＯ８と
略記する）における寄生サイリスタ効果を防ぐだめの構
造を実現する新しい半導体装置の製造方法に関するもの
である。
略記する）における寄生サイリスタ効果を防ぐだめの構
造を実現する新しい半導体装置の製造方法に関するもの
である。
０ＭＯ８では第１図に示されているように、内部にＮＰ
ＮとＰＮＰのバイボ〒Ｉラトランジスタ１゜２が形成さ
れるため、その寄生サイリスタ効果によりラッチｒツブ
と呼ばれる現象が生じ、外部からの雑音によりトリガ電
流が流れると大電流が電源端子４とグランド端子３０間
に流れ、素子の正常な動作を損うとともに、素子自体を
破壊に導くことがある。特に、微細加工によシ作られた
高集積ＣＭＯ８では内部に形成される寄生バイポーラト
ランジスタの増幅率が大きくなり、上記のラッチｒツブ
に対する耐圧は低下するため、第２図に示すようなＮチ
ャネルとＰチャネルＭＯ８）ランジスタの間に深いｒイ
ンレージョン溝５を形成し、ランチｒツブ耐圧を向上さ
せようとすることが提案されている。しかし、従来提案
されも１だ製造方法はＮおよびＰウェル５′を形成した
後、ホトレジスト工程によりこのウェル５′周辺に溝を
形成するものであシ、このような方法にはホトレジスト
工程のマスク合せずれ（〜１．θμｍ）があるため、微
細化の障害となること、さらにウェル形成トγイソレー
ション形成の２回のホトレジスト工程が必要なこと等の
欠点を有していた。
ＮとＰＮＰのバイボ〒Ｉラトランジスタ１゜２が形成さ
れるため、その寄生サイリスタ効果によりラッチｒツブ
と呼ばれる現象が生じ、外部からの雑音によりトリガ電
流が流れると大電流が電源端子４とグランド端子３０間
に流れ、素子の正常な動作を損うとともに、素子自体を
破壊に導くことがある。特に、微細加工によシ作られた
高集積ＣＭＯ８では内部に形成される寄生バイポーラト
ランジスタの増幅率が大きくなり、上記のラッチｒツブ
に対する耐圧は低下するため、第２図に示すようなＮチ
ャネルとＰチャネルＭＯ８）ランジスタの間に深いｒイ
ンレージョン溝５を形成し、ランチｒツブ耐圧を向上さ
せようとすることが提案されている。しかし、従来提案
されも１だ製造方法はＮおよびＰウェル５′を形成した
後、ホトレジスト工程によりこのウェル５′周辺に溝を
形成するものであシ、このような方法にはホトレジスト
工程のマスク合せずれ（〜１．θμｍ）があるため、微
細化の障害となること、さらにウェル形成トγイソレー
ション形成の２回のホトレジスト工程が必要なこと等の
欠点を有していた。
本発明の目的は高集積ＣＭＯ８におけるラッチγツブを
防止するだめの構造を実現する新しい自己整合形の製造
方法を提供することにある。
防止するだめの構造を実現する新しい自己整合形の製造
方法を提供することにある。
上記目的を達成するため、本発明では絶縁膜等によりウ
ェルのパターンを形成し、その側面部にのみホトレジス
ト膜やポリイミド樹脂等の有機膜によシ丈イドウオール
膜を形成し、このナイドウオールの領域のみシリコン基
板を深くエツチングすること忙よシラツチｒツブ防止用
ｒイル−ジョン溝を自己整合的に形成することを特徴と
している。
ェルのパターンを形成し、その側面部にのみホトレジス
ト膜やポリイミド樹脂等の有機膜によシ丈イドウオール
膜を形成し、このナイドウオールの領域のみシリコン基
板を深くエツチングすること忙よシラツチｒツブ防止用
ｒイル−ジョン溝を自己整合的に形成することを特徴と
している。
以下、本発明の実施例を第３図Ａ−Ｈによシ説明する。
シリコンウェハ６上に薄い酸（１１９（５〜１００ｎ
ｍ ）を形成し、さらに薄い酸化膜９上に８ｊ３Ｎ４等
の耐酸化性膜８（２０〜２００１１ｍ）を形成し、さら
にこの膜上に５ｊＯｚ等のＣＶＤ法によシ形成した絶縁
膜７を５０〜２０００ｎｍ形成する（Ａ）。
ｍ ）を形成し、さらに薄い酸化膜９上に８ｊ３Ｎ４等
の耐酸化性膜８（２０〜２００１１ｍ）を形成し、さら
にこの膜上に５ｊＯｚ等のＣＶＤ法によシ形成した絶縁
膜７を５０〜２０００ｎｍ形成する（Ａ）。
次にホトレジスト膜ｌＯをマスクとしてＣＶＤ法によシ
形成した絶縁膜７を加工し、その後、ポリイミド樹脂ま
たはホトレジスト等の有機膜を塗布し、例えば０２スパ
ツタ等の方法によって、ホトレジスト膜１０およびＣＶ
Ｄ等の方法によシ形成された絶縁膜７よ沙なるパターン
の側面に上記ポリイミド樹脂またはホトレジスト等の有
機膜によるナイドウオール膜１１を形成する。ホトレジ
スト１０および有機膜によるサイドウオール膜１１をマ
スクとしてリンまたはヒ素のＮ彫工細物１２を１０！１
〜１０１４ｃｍ−２程度イオン打込みを行う（Ｂ）。次
に館機膜によるサイドウオール膜１１およびホトレジス
トｌＯをマスクとして、耐酸化性膜８をエツチングする
。次に有機膜によるサイドウオール膜１１およびホトレ
ジス）１０を除去し、残った耐酸化性膜８′をマスクと
してシリコンウェハ６を酸化し、酸化膜１３（１０〜１
０１００ｎを形成する。この酸化膜１３およびＣＶＤ絶
縁膜７を寸スクとして、ホウ素等のＰ彫工細物１４を１
０１１〜１０１５程度イオン打込みを行う（Ｃ）。
形成した絶縁膜７を加工し、その後、ポリイミド樹脂ま
たはホトレジスト等の有機膜を塗布し、例えば０２スパ
ツタ等の方法によって、ホトレジスト膜１０およびＣＶ
Ｄ等の方法によシ形成された絶縁膜７よ沙なるパターン
の側面に上記ポリイミド樹脂またはホトレジスト等の有
機膜によるナイドウオール膜１１を形成する。ホトレジ
スト１０および有機膜によるサイドウオール膜１１をマ
スクとしてリンまたはヒ素のＮ彫工細物１２を１０！１
〜１０１４ｃｍ−２程度イオン打込みを行う（Ｂ）。次
に館機膜によるサイドウオール膜１１およびホトレジス
トｌＯをマスクとして、耐酸化性膜８をエツチングする
。次に有機膜によるサイドウオール膜１１およびホトレ
ジス）１０を除去し、残った耐酸化性膜８′をマスクと
してシリコンウェハ６を酸化し、酸化膜１３（１０〜１
０１００ｎを形成する。この酸化膜１３およびＣＶＤ絶
縁膜７を寸スクとして、ホウ素等のＰ彫工細物１４を１
０１１〜１０１５程度イオン打込みを行う（Ｃ）。
次に酸化膜１３およびＣＶＤ絶縁膜７をマスクとして、
耐酸化性膜８′をエツチングしさらに、この耐酸化膜の
下の薄い酸化Ｍ９を除去し、この領域の部分のみシリコ
ンウェハ表面を露出させる。
耐酸化性膜８′をエツチングしさらに、この耐酸化膜の
下の薄い酸化Ｍ９を除去し、この領域の部分のみシリコ
ンウェハ表面を露出させる。
次に酸化膜１３およびＣＶＤ絶縁膜７をマスクとして、
このシリコンウェハの表面が露出した領域をエツチング
することによシ、深さ１〜１０μｍの溝１５を形成し、
その後、酸化膜１３およびｃｖｎ絶縁膜７を除去する（
Ｄ）。
このシリコンウェハの表面が露出した領域をエツチング
することによシ、深さ１〜１０μｍの溝１５を形成し、
その後、酸化膜１３およびｃｖｎ絶縁膜７を除去する（
Ｄ）。
次に残った耐酸化性膜８“をマスクとして酸化膜（厚さ
５０〜４００ｎｍ）１６を形成し、その後、耐酸化性膜
８“を除去し、酸化膜１６をマスクとして、薄い酸化膜
９がある領域にホウ素等のＰ形不細物１７を１０ ”
〜１０１４ｏｎ−” １ｍ度イオン打込みを行う。その
後、窒素等の不活性ガス中でｒニールを行い、イオン打
込みした不純物を活性化させるとともに拡散を行ないＰ
ウェル２３およびＮウェル２４を形成する（ｇ）。
５０〜４００ｎｍ）１６を形成し、その後、耐酸化性膜
８“を除去し、酸化膜１６をマスクとして、薄い酸化膜
９がある領域にホウ素等のＰ形不細物１７を１０ ”
〜１０１４ｏｎ−” １ｍ度イオン打込みを行う。その
後、窒素等の不活性ガス中でｒニールを行い、イオン打
込みした不純物を活性化させるとともに拡散を行ないＰ
ウェル２３およびＮウェル２４を形成する（ｇ）。
次ＫＳｊａＮ４等の耐酸化性膜１．８を５〜２００ｎｍ
の厚さで形成し、ホトレジスト２０をマスクとしてデバ
イス領域以外の耐酸化性膜１８をエツチングする。その
後、ホトレジスト２０および酸化膜１６をマスクとして
Ｐウェル２３表面反転を防止するためホウ素等のＰ彫工
細物１９を１０１１〜１０ ”ｃｍ−”程度イオン打込
みする（Ｆ）。次にホトレジスト２０を除去し、耐酸化
性膜１８をマスクとしてシリコンウェハを酸化して、酸
化膜２１を０．３〜１．５μｍを形成し、溝１５内をＣ
ＶＤ法等によシ多結晶シリコンやＳ’ｊ０２等の膜で埋
め、耐酸化性膜１８を除去する（Ｇ）。次にＮウェル、
Ｐウェル内にＭＯＳ）ランジスタを形成する通常のＣＭ
ＯＳプロセスを行い、目的とする構造を作る（Ｈ）。
の厚さで形成し、ホトレジスト２０をマスクとしてデバ
イス領域以外の耐酸化性膜１８をエツチングする。その
後、ホトレジスト２０および酸化膜１６をマスクとして
Ｐウェル２３表面反転を防止するためホウ素等のＰ彫工
細物１９を１０１１〜１０ ”ｃｍ−”程度イオン打込
みする（Ｆ）。次にホトレジスト２０を除去し、耐酸化
性膜１８をマスクとしてシリコンウェハを酸化して、酸
化膜２１を０．３〜１．５μｍを形成し、溝１５内をＣ
ＶＤ法等によシ多結晶シリコンやＳ’ｊ０２等の膜で埋
め、耐酸化性膜１８を除去する（Ｇ）。次にＮウェル、
Ｐウェル内にＭＯＳ）ランジスタを形成する通常のＣＭ
ＯＳプロセスを行い、目的とする構造を作る（Ｈ）。
以上述べたように１本発明によれば、ＣＭＯ８Ｋおける
Ｎウェル、Ｐウェルの形成およびラッチアップ防止用ｒ
インレージョン屑の形成が１回のホトマスク工程で製造
できる。このようにして作製された０ＭＯ８ＬＳＩ は
ラッチアップが起シにくく高集積化することができる。
Ｎウェル、Ｐウェルの形成およびラッチアップ防止用ｒ
インレージョン屑の形成が１回のホトマスク工程で製造
できる。このようにして作製された０ＭＯ８ＬＳＩ は
ラッチアップが起シにくく高集積化することができる。
尚、本発明は前述の実施例に限定されることなく、本発
明の思想を逸脱し々い範囲で種々の変更が可能である。
明の思想を逸脱し々い範囲で種々の変更が可能である。
例えば絶縁膜７を形成するためＣＶＤ法による代シにス
パッタ、蒸着、塗布等の方法を用いてもよい。
パッタ、蒸着、塗布等の方法を用いてもよい。
第１図は０ＭＯ８におけるラッチアップの模式的説明図
、第２図はラッチアップを防ぐためにｒインレージョン
溝をと９入れた０ＭＯ８の要部断面図、第３図は本発明
の一実施例による半導体装置の装造工程を示す要部断面
図である。
、第２図はラッチアップを防ぐためにｒインレージョン
溝をと９入れた０ＭＯ８の要部断面図、第３図は本発明
の一実施例による半導体装置の装造工程を示す要部断面
図である。
Claims (1)
- 半導体基板表面上に薄い酸化膜を形成する工程と、この
上に耐酸化性膜を形成する工程と、上記耐酸化性膜上に
第１の膜を形成する工程と、第１の膜によるパターンを
エツチングによシ形成する工程と、このパターンの側面
にのみ有機膜によるサイドウオール膜を形成する工程と
、上記第１の膜によるパターンとサイドウオール膜をマ
スクとして耐酸化性膜をエツチングする工程と、この耐
酸化性膜をマスクとして酸化膜を形成する工程と、この
酸化膜と上記第１の膜をマスクとして半導体基板をエツ
チングし、深い溝を形成することを特徴とする半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59004819A JPS60149149A (ja) | 1984-01-17 | 1984-01-17 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59004819A JPS60149149A (ja) | 1984-01-17 | 1984-01-17 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60149149A true JPS60149149A (ja) | 1985-08-06 |
Family
ID=11594330
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59004819A Pending JPS60149149A (ja) | 1984-01-17 | 1984-01-17 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60149149A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4758530A (en) * | 1986-12-08 | 1988-07-19 | Delco Electronics Corporation | Doubly-self-aligned hole-within-a-hole structure in semiconductor fabrication involving a double LOCOS process aligned with sidewall spacers |
| US4873203A (en) * | 1987-07-27 | 1989-10-10 | Hitachi, Ltd. | Method for formation of insulation film on silicon buried in trench |
| US5017506A (en) * | 1989-07-25 | 1991-05-21 | Texas Instruments Incorporated | Method for fabricating a trench DRAM |
| US5120675A (en) * | 1990-06-01 | 1992-06-09 | Texas Instruments Incorporated | Method for forming a trench within a semiconductor layer of material |
| US5240512A (en) * | 1990-06-01 | 1993-08-31 | Texas Instruments Incorporated | Method and structure for forming a trench within a semiconductor layer of material |
| US5256592A (en) * | 1989-10-20 | 1993-10-26 | Oki Electric Industry Co., Ltd. | Method for fabricating a semiconductor integrated circuit device |
-
1984
- 1984-01-17 JP JP59004819A patent/JPS60149149A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4758530A (en) * | 1986-12-08 | 1988-07-19 | Delco Electronics Corporation | Doubly-self-aligned hole-within-a-hole structure in semiconductor fabrication involving a double LOCOS process aligned with sidewall spacers |
| US4873203A (en) * | 1987-07-27 | 1989-10-10 | Hitachi, Ltd. | Method for formation of insulation film on silicon buried in trench |
| US5017506A (en) * | 1989-07-25 | 1991-05-21 | Texas Instruments Incorporated | Method for fabricating a trench DRAM |
| US5256592A (en) * | 1989-10-20 | 1993-10-26 | Oki Electric Industry Co., Ltd. | Method for fabricating a semiconductor integrated circuit device |
| US5120675A (en) * | 1990-06-01 | 1992-06-09 | Texas Instruments Incorporated | Method for forming a trench within a semiconductor layer of material |
| US5240512A (en) * | 1990-06-01 | 1993-08-31 | Texas Instruments Incorporated | Method and structure for forming a trench within a semiconductor layer of material |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH05347383A (ja) | 集積回路の製法 | |
| US5413944A (en) | Twin tub CMOS process | |
| JP2953897B2 (ja) | 半導体装置の製造方法 | |
| US6720667B2 (en) | Semiconductor device having align key for defining active region and method for manufacturing the same | |
| JPS60149149A (ja) | 半導体装置の製造方法 | |
| JPS61242064A (ja) | 相補型半導体装置の製造方法 | |
| JPH1065019A (ja) | Ｃｍｏｓデバイスの製造方法 | |
| JPH098123A (ja) | 半導体素子及びその製造方法 | |
| JP3248305B2 (ja) | ＢｉＣＭＯＳ半導体装置の製造方法 | |
| JPH09321233A (ja) | 半導体装置の製造方法 | |
| JP2953915B2 (ja) | 半導体集積回路装置及びその製造方法 | |
| JP2610906B2 (ja) | ＢｉＭＯＳ半導体回路装置の製造方法 | |
| JPS5940563A (ja) | 半導体装置の製造方法 | |
| JPH02189965A (ja) | 半導体装置の製造方法 | |
| JP2579923B2 (ja) | 半導体装置の製造方法 | |
| JPH01235368A (ja) | 半導体装置の製造方法 | |
| JPS61251165A (ja) | Ｂｉ−ＭＩＳ集積回路の製造方法 | |
| JPH0358430A (ja) | 半導体装置及びその製造方法 | |
| JPS60226169A (ja) | 半導体装置の製造方法 | |
| JPS6147650A (ja) | 半導体集積回路装置の製造方法 | |
| JPH08288402A (ja) | 半導体装置の製造方法 | |
| JPH11274491A (ja) | 半導体装置及びその製造方法 | |
| JPS59106134A (ja) | 半導体装置の製造方法 | |
| JPS60149148A (ja) | 半導体基板への溝形成法 | |
| JPH09289324A (ja) | 半導体装置の製造方法 |