JPS5862890A - 主記憶装置メモリリフレツシユ制御方式 - Google Patents
主記憶装置メモリリフレツシユ制御方式Info
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- JPS5862890A JPS5862890A JP56159924A JP15992481A JPS5862890A JP S5862890 A JPS5862890 A JP S5862890A JP 56159924 A JP56159924 A JP 56159924A JP 15992481 A JP15992481 A JP 15992481A JP S5862890 A JPS5862890 A JP S5862890A
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- 230000004044 response Effects 0.000 description 2
- 239000000872 buffer Substances 0.000 description 1
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、主記憶装置メモリリフレッシ＾制御方式、特
に、メモリリフレッシ−を必要とする主記憶装置とキャ
ッシュメモリを有する情報処理装置における主記憶装置
メモ１７１Ｊフレッシ二制御側方に関する。
に、メモリリフレッシ−を必要とする主記憶装置とキャ
ッシュメモリを有する情報処理装置における主記憶装置
メモ１７１Ｊフレッシ二制御側方に関する。
従来の主記憶装置メモ９１Ｊフレッシュ制制御式は、。
メモリアドレスを含むメモリアクセス要求を出力する中
央処理装置と、前記メモリアクセス要求が供給されたと
きに前記メモリアドレスで指示されるデータがキャッシ
ュメモリに格納されていなければ主記憶装置をアクセス
するためのメインメモリアクセス要求を出力するキャッ
シュメモリ制御装置と、一定周期ごとにり７レツシ為要
求を発生しこのリフレッシ凰要求の発生後一定時間以内
にリフレッシェ実行信号が供給されないときにリフレッ
シュ最」先要求を発生するメモリリフレッシュ要求発生
装置と、前記リフレッシュ最優先要求が供給されたとき
および前記メインメモリアクセス要求がなくて前記リフ
レッシ凰要求が供給されたときに前ｉ己主記憶装置をリ
フレッシユさせるための前記リフレッシｘＷ行信号を発
生する優先順面側Ｎ装置とをきんで構成される。
央処理装置と、前記メモリアクセス要求が供給されたと
きに前記メモリアドレスで指示されるデータがキャッシ
ュメモリに格納されていなければ主記憶装置をアクセス
するためのメインメモリアクセス要求を出力するキャッ
シュメモリ制御装置と、一定周期ごとにり７レツシ為要
求を発生しこのリフレッシ凰要求の発生後一定時間以内
にリフレッシェ実行信号が供給されないときにリフレッ
シュ最」先要求を発生するメモリリフレッシュ要求発生
装置と、前記リフレッシュ最優先要求が供給されたとき
および前記メインメモリアクセス要求がなくて前記リフ
レッシ凰要求が供給されたときに前ｉ己主記憶装置をリ
フレッシユさせるための前記リフレッシｘＷ行信号を発
生する優先順面側Ｎ装置とをきんで構成される。
すなわち、従来の主記憶装置メモリリフレッシュ制御方
式は、主配憶装置に記憶されている情報の一部を一時的
に記憶し主記憶装置の代多に中央処理装置との間で情報
の授受を行うキャッシュメモリと、中央処理装置が要求
したメモリアドレスがキャッジ為メモリに登録されてい
るか否かをチェックし登録されていなければ主記憶装置
をアクセスするキャッシュメモリ制御装置と、中央処理
装置からのメモリアクセス要求およびリフレッシュ要求
発生装置からのり７レツシエ要求に対する主記憶装置の
アクセス状態に応じてリフレッシュ要求とメモリアクセ
ス要求との優先順位を決定する優先順位制御装置と、主
記憶装置に対するリフレッシ−要求を一定周期毎に前記
優先順位制御装置に送出するメモリリフレッシュ要求発
生装置とから構成されている。
式は、主配憶装置に記憶されている情報の一部を一時的
に記憶し主記憶装置の代多に中央処理装置との間で情報
の授受を行うキャッシュメモリと、中央処理装置が要求
したメモリアドレスがキャッジ為メモリに登録されてい
るか否かをチェックし登録されていなければ主記憶装置
をアクセスするキャッシュメモリ制御装置と、中央処理
装置からのメモリアクセス要求およびリフレッシュ要求
発生装置からのり７レツシエ要求に対する主記憶装置の
アクセス状態に応じてリフレッシュ要求とメモリアクセ
ス要求との優先順位を決定する優先順位制御装置と、主
記憶装置に対するリフレッシ−要求を一定周期毎に前記
優先順位制御装置に送出するメモリリフレッシュ要求発
生装置とから構成されている。
次に、従来の主記憶装置メモＩＪ １７フレツシ二制御
方式について、図面を参照して詳細に説明する。
方式について、図面を参照して詳細に説明する。
第１図は従来の一例を示すブ日ツク図であシ、第２図は
第１図に示す従来例の一動作を説明するためのタイミン
グチャートである。
第１図に示す従来例の一動作を説明するためのタイミン
グチャートである。
第１図に示す主記憶装置メモリリフレッシ為制御方式に
おいて、中央処理装置１，１′は一連の命令を実行中に
記憶したデータへのアクセスを行うと色にはキャッシュ
メモリ制御装置２，２′にメモリアドレスを含むメモリ
アクセス要求ａ、ａ’を送出する。キャッシュメモリ制
御装置２，２′は、供給されたメモリアドレスが登録さ
れていればヒツト状態であるので、キャッジ１メモリ３
，３′にキャッシェメモリアクセス要求す、ｂ’を出方
して前記メモリアドレスにもとづいてアクセスし、中央
処理装置１，１′とキャッジ為メモリ３，３′との間で
データを送受する。
おいて、中央処理装置１，１′は一連の命令を実行中に
記憶したデータへのアクセスを行うと色にはキャッシュ
メモリ制御装置２，２′にメモリアドレスを含むメモリ
アクセス要求ａ、ａ’を送出する。キャッシュメモリ制
御装置２，２′は、供給されたメモリアドレスが登録さ
れていればヒツト状態であるので、キャッジ１メモリ３
，３′にキャッシェメモリアクセス要求す、ｂ’を出方
して前記メモリアドレスにもとづいてアクセスし、中央
処理装置１，１′とキャッジ為メモリ３，３′との間で
データを送受する。
しかし、供給されたメモリアドレスがキャッシュメモリ
制御装置２，２′に登録されていなければ、ミスヒツト
状態であるので、キャッジ為メそり制御装置２，２′は
メインメモリアクセス要求ｃ、ｃ’を優先順位制御装置
４に出力して、主記憶装置６へのメモリアクセスを行う
。メモリリフレッシ。
制御装置２，２′に登録されていなければ、ミスヒツト
状態であるので、キャッジ為メそり制御装置２，２′は
メインメモリアクセス要求ｃ、ｃ’を優先順位制御装置
４に出力して、主記憶装置６へのメモリアクセスを行う
。メモリリフレッシ。
順位制御装置４に供給して主記憶装置６のメモリリフレ
ッシ瓢を行なわせる。このとＩＥＥ才り７レツシ諷要求
ｆとメインメモリアクセス要求Ｃ＃Ｃ’とが競合すれば
優先順位制御装置４はメインメモリアクセス要求ｃ、ｃ
’を優先する。すなわち、優先順位制御装置４は、中央
処理装置１．１’からのメモリアクセス要求ｃ、ｃ’が
ないときはリフレッシ−要求ｆを６け主記憶装置６のメ
モＩＪ ＩＪフレッシ凰を実行する。
ッシ瓢を行なわせる。このとＩＥＥ才り７レツシ諷要求
ｆとメインメモリアクセス要求Ｃ＃Ｃ’とが競合すれば
優先順位制御装置４はメインメモリアクセス要求ｃ、ｃ
’を優先する。すなわち、優先順位制御装置４は、中央
処理装置１．１’からのメモリアクセス要求ｃ、ｃ’が
ないときはリフレッシ−要求ｆを６け主記憶装置６のメ
モＩＪ ＩＪフレッシ凰を実行する。
しかし、リフレッシ−要求ｆ力；発生１．てから一定時
間以内（例えばす７レクシ工周期の百クロック前まで）
にメモリリフレッシュが実行されるときに供給されるり
７レツシ一実行信号が供給されなければ、す７レツシエ
要求発生装置５はリフレッシュ最優先要求ｇを優先順位
制御装置４に供給してメインメモリアクセス要求ｃ 、
ｃ ｌの有無にかかわらず主記憶装置６のメモリリフ
レッシュを敢行する。
間以内（例えばす７レクシ工周期の百クロック前まで）
にメモリリフレッシュが実行されるときに供給されるり
７レツシ一実行信号が供給されなければ、す７レツシエ
要求発生装置５はリフレッシュ最優先要求ｇを優先順位
制御装置４に供給してメインメモリアクセス要求ｃ 、
ｃ ｌの有無にかかわらず主記憶装置６のメモリリフ
レッシュを敢行する。
次に１第２図を用いて、第１図に示す従来の主記憶装置
のメモリリフレッシュ制御方式の動作を説明する。
のメモリリフレッシュ制御方式の動作を説明する。
タイミングＴＯでタスクが更新されたものとする。
タイミングＴ１で出されたメモリアクセス要求ａ、ａ’
はともにキャッシェメ毛す３にデータが格納されている
丸めキャッジ為メモリアクセス要求す、ｂ’が出される
。
はともにキャッシェメ毛す３にデータが格納されている
丸めキャッジ為メモリアクセス要求す、ｂ’が出される
。
タイミングＴ３ではり７レツシ凰要求ｆが出されるとと
もにメモリアクセス要求５１ 、 Ｈ／が出されるが、
ともにキャッシェメモリ３，３′にデータが格納されて
いないために、メインメモリアクセス要求ｃ 、 ｃ
１が出され、す７レツシ凰要求ｆは待たされることとな
る。
もにメモリアクセス要求５１ 、 Ｈ／が出されるが、
ともにキャッシェメモリ３，３′にデータが格納されて
いないために、メインメモリアクセス要求ｃ 、 ｃ
１が出され、す７レツシ凰要求ｆは待たされることとな
る。
これはタイミングＴ４でも同じである。
タイミングＴ５ではメモリアクセス要求ａ 、 ａ １
がともにないため、リフレッシ轟要求ｆが受は付けられ
てリフレッシ為実行信号ｄが出方されタイミングＴ５〜
Ｔｌｌまでの間主記憶装置６のメモリリフレッシュが行
なわれる。メモリリフレッシ。
がともにないため、リフレッシ轟要求ｆが受は付けられ
てリフレッシ為実行信号ｄが出方されタイミングＴ５〜
Ｔｌｌまでの間主記憶装置６のメモリリフレッシュが行
なわれる。メモリリフレッシ。
タメ、タイミングＴ５〜’Ｉ’ｌｌの間に出されたメモ
リアクセス要求ａ、ａ’は待たされて、タイはフグＴ１
２以後に処理されることとな今。
リアクセス要求ａ、ａ’は待たされて、タイはフグＴ１
２以後に処理されることとな今。
ここで、キャッシェメモリのミスヒツトは中央処理装置
のタスクが更新された直後のタイミングＴＯ〜Ｔ１７で
バースト状態となって頻繁に起ζるしかし、このような
従来の主記憶装置メモリリフレッシュ制御方式は、ミス
ヒツトが頻繁に起こるバースト状態の時でも、メモリリ
フレッシュ要求ｆがだされ、メモリリフレッシュが行わ
れる。
のタスクが更新された直後のタイミングＴＯ〜Ｔ１７で
バースト状態となって頻繁に起ζるしかし、このような
従来の主記憶装置メモリリフレッシュ制御方式は、ミス
ヒツトが頻繁に起こるバースト状態の時でも、メモリリ
フレッシュ要求ｆがだされ、メモリリフレッシュが行わ
れる。
この丸め、メモリリフレッシュが行われている時に、頻
繁に起こるミスヒツトのために中央処理装置から主記憶
装置にだされるメモリアクセス要求鳳、１′は待たされ
ることになシ、その結果命令処理時間が長くなる。
繁に起こるミスヒツトのために中央処理装置から主記憶
装置にだされるメモリアクセス要求鳳、１′は待たされ
ることになシ、その結果命令処理時間が長くなる。
すなわち、従来の主記憶装置メモリリフレッシュ制御方
式は命令処理時間が長くなるという欠点があり九。
式は命令処理時間が長くなるという欠点があり九。
本発明の目的は命令処理時間を短縮できる主記憶装置メ
モリリフレッシュ制御方式を提供することにある。
モリリフレッシュ制御方式を提供することにある。
すなわち、本発明の目゛的は命令処理時間に影響を与え
ることを少なくして、主記憶装置メモリリフレッシ、を
行うことのできる主記憶装置メモリリフレッシ具制御方
式を提供することにある。
ることを少なくして、主記憶装置メモリリフレッシ、を
行うことのできる主記憶装置メモリリフレッシ具制御方
式を提供することにある。
本発明の主記憶装置メモリリフレッシ為制側方式ハ、メ
モリアドレスを含むメモリアクセス要求を出力する中央
処理装置と、前記メモリアクセス要求が供給されたとき
に前記メモリアドレスで指示されるデータがキャッジ、
エメモリに格納されていなければ主記憶装置をアクセス
するためのメインメモリアクセス要求を出力するキャッ
シュメモリ制御装置と、一定周期ごとに第１のりフレッ
シー要求を発生しこの第１のリフレッ゛シュ要求ｏ発生
後一定時間以内にリフレッシ為実行信号が供給されない
ときにリフレッシュ最優先要粂を発生するメモリリフレ
ッシュ要求発生装置と、前記第１のリフレッシュ要求が
供給されたときに連賃する所定回数の前記メモリアクセ
ス要求に対し一度も前記メインメモリアクセス要求が発
生していなければ第２のリフレッシュ要求を出力するメ
そリリフレッシ為制御装置と、前記リフレッシ為最優先
要求が供給されたときおよび前記メインメそりアクセス
要求がなくて前記第２のりフレクシ。１！求が供給され
たときに前記主記憶装置をリフレッシ為させるための前
配り７レツシ工実行信号を発生する優先［４制御装置と
を含んで構成される。
モリアドレスを含むメモリアクセス要求を出力する中央
処理装置と、前記メモリアクセス要求が供給されたとき
に前記メモリアドレスで指示されるデータがキャッジ、
エメモリに格納されていなければ主記憶装置をアクセス
するためのメインメモリアクセス要求を出力するキャッ
シュメモリ制御装置と、一定周期ごとに第１のりフレッ
シー要求を発生しこの第１のリフレッ゛シュ要求ｏ発生
後一定時間以内にリフレッシ為実行信号が供給されない
ときにリフレッシュ最優先要粂を発生するメモリリフレ
ッシュ要求発生装置と、前記第１のリフレッシュ要求が
供給されたときに連賃する所定回数の前記メモリアクセ
ス要求に対し一度も前記メインメモリアクセス要求が発
生していなければ第２のリフレッシュ要求を出力するメ
そリリフレッシ為制御装置と、前記リフレッシ為最優先
要求が供給されたときおよび前記メインメそりアクセス
要求がなくて前記第２のりフレクシ。１！求が供給され
たときに前記主記憶装置をリフレッシ為させるための前
配り７レツシ工実行信号を発生する優先［４制御装置と
を含んで構成される。
すなわち、本発明の主記憶装置メモリリフレッシュ制御
方式は、メモリリフレッシュを必要とする主記憶装置と
前記主記憶装置に記憶されている情報の一部を一時的に
記憶し主記憶装置の代シに中央処理装置との間で情報の
授受を行うキャッシュメモリと中央処理装置が要求した
メモリアドレスが該キャッシェメモリに登録されていれ
ば（ヒツト）＃キャッシュメモリをアクセスし、登録さ
れていなければ（ミスヒツト）前記主記憶装置をアクセ
スするキャッジ島メモリ制御装置と、すべてのキャッジ
孤メモリのヒツト状態の履歴を記憶する手段と、該履歴
によシメそりす７レツシーの実行を抑制する手段とを含
んで構成される。
方式は、メモリリフレッシュを必要とする主記憶装置と
前記主記憶装置に記憶されている情報の一部を一時的に
記憶し主記憶装置の代シに中央処理装置との間で情報の
授受を行うキャッシュメモリと中央処理装置が要求した
メモリアドレスが該キャッシェメモリに登録されていれ
ば（ヒツト）＃キャッシュメモリをアクセスし、登録さ
れていなければ（ミスヒツト）前記主記憶装置をアクセ
スするキャッジ島メモリ制御装置と、すべてのキャッジ
孤メモリのヒツト状態の履歴を記憶する手段と、該履歴
によシメそりす７レツシーの実行を抑制する手段とを含
んで構成される。
次に、本発明の実施例について、図面を参照して説明す
る。
る。
第３図は本発明の一実施例を示すブロック図、第４図は
ＪＩｓ図に示すメモリリフレッシュ制御装置の詳細回路
図、第５図は、第３図に示す実施例の−動作を説明する
タイミングチャートである。
ＪＩｓ図に示すメモリリフレッシュ制御装置の詳細回路
図、第５図は、第３図に示す実施例の−動作を説明する
タイミングチャートである。
第３図において、参照数字１〜６として示す各装置は第
１図に示す従来例の構成と同様である。
１図に示す従来例の構成と同様である。
メモリリフレッシ為制御装置７は各々の中央処理装置１
，１′からのメモリアクセス要求ａ、ａ’に含まれるメ
モリアドレスで指示されるデータが各各のキャッシュメ
モリ３，３′に登鋒されておらず、主記憶装置６にメイ
ンメモリアクセス要求ｃ 、 ｃ Ｆとメモリリフレッ
シ−要求発生装置５からの、ｔ＝ａリリフレッシ８−要
求ｆを入力とし、メインメモリアクセス要求ｃ 、 ｃ
Ｉが所定回数のメモリアクセス要求８，１′に対して
一度も出力されないときに９７レツシ具賛求Ｃを優先順
位制御装置４に出力する。
，１′からのメモリアクセス要求ａ、ａ’に含まれるメ
モリアドレスで指示されるデータが各各のキャッシュメ
モリ３，３′に登鋒されておらず、主記憶装置６にメイ
ンメモリアクセス要求ｃ 、 ｃ Ｆとメモリリフレッ
シ−要求発生装置５からの、ｔ＝ａリリフレッシ８−要
求ｆを入力とし、メインメモリアクセス要求ｃ 、 ｃ
Ｉが所定回数のメモリアクセス要求８，１′に対して
一度も出力されないときに９７レツシ具賛求Ｃを優先順
位制御装置４に出力する。
第４図に示すメモリリフレッシ為制御装置は、中央処理
装置１．１’のキャツシエメモリ制御装置２．２′に対
するメモリアクセ哀要求ａ、１′が発生するごとにメイ
ンメモリアクセス要求ｃ、ｃ’の反転信号をシフトする
フリップフロップ８，９，１０゜８’ 、９’ 、１０
’ とアンド回路１１．１１’、１２．１３から構成
されている。フリップフロップ８．８′の入力には各々
キャッシェメモリ制御装置２，２′からのメインメモリ
アクセス要求ｃ、ｃ’が供給される。フリップフロップ
８，８′の出力は各々フリップ７０ツブ９，９′の入力
に、また、フリップフロップ９，９′の出力は各々フリ
ップフロップ１０゜１０′の入力に接続されメモリアク
セス要求ａ、ａ’にニジシフトされる。
装置１．１’のキャツシエメモリ制御装置２．２′に対
するメモリアクセ哀要求ａ、１′が発生するごとにメイ
ンメモリアクセス要求ｃ、ｃ’の反転信号をシフトする
フリップフロップ８，９，１０゜８’ 、９’ 、１０
’ とアンド回路１１．１１’、１２．１３から構成
されている。フリップフロップ８．８′の入力には各々
キャッシェメモリ制御装置２，２′からのメインメモリ
アクセス要求ｃ、ｃ’が供給される。フリップフロップ
８，８′の出力は各々フリップ７０ツブ９，９′の入力
に、また、フリップフロップ９，９′の出力は各々フリ
ップフロップ１０゜１０′の入力に接続されメモリアク
セス要求ａ、ａ’にニジシフトされる。
このように７リツプ７０ツブ８〜１０およびフリップフ
ロップ８′〜１０′はキャッシュメモリ２，２′に対す
るメモリアクセス要求、ｉ、ａ’に同期して動作するシ
フトレジスタを構成し、メインメモリアクセス要求Ｃ，
Ｃ″が各々フリップフロップ８，８′にセットされると
同時に７リツプフロツプ９〜１０および７リツプフロツ
プ９′〜１０’に格納されていたメインメモリアクセス
要求ｃ、ｃ’がそれぞれ１．１１１ ビットシフトされる。□・プント回路１１．１１’には
それぞれフリップフロップ８〜１０の出力とフリップ７
０ツブ８′〜１０′ の出力が接続され、アンド回路
１１．１１’の出力がアンド回路１２の入力となる。
ロップ８′〜１０′はキャッシュメモリ２，２′に対す
るメモリアクセス要求、ｉ、ａ’に同期して動作するシ
フトレジスタを構成し、メインメモリアクセス要求Ｃ，
Ｃ″が各々フリップフロップ８，８′にセットされると
同時に７リツプフロツプ９〜１０および７リツプフロツ
プ９′〜１０’に格納されていたメインメモリアクセス
要求ｃ、ｃ’がそれぞれ１．１１１ ビットシフトされる。□・プント回路１１．１１’には
それぞれフリップフロップ８〜１０の出力とフリップ７
０ツブ８′〜１０′ の出力が接続され、アンド回路
１１．１１’の出力がアンド回路１２の入力となる。
アンド回路１３の入力は、アンド回路１２の出力と、メ
モリリフレッシュ要求発生装置５からのりフレッシ＾要
求ｆとなっている。アンド回路１３の出力、すなわちメ
モリリフレッシ為制御装置７の出力は優先順位制御装置
４にリフレッシュ要求信号ｅとして出力される。
モリリフレッシュ要求発生装置５からのりフレッシ＾要
求ｆとなっている。アンド回路１３の出力、すなわちメ
モリリフレッシ為制御装置７の出力は優先順位制御装置
４にリフレッシュ要求信号ｅとして出力される。
第５図においてタイミングＴ２０ ｈフリップフロッ
プ８〜１０で所定回数である３回のメモリアクセス要求
ａ、ａ’に対し一度もメインメモリアクセス要求ｃ、ｃ
’が出力されなかり九ことを記憶し、アンド回路１１の
出力が論理″″１”のとき連続して４クロツクヒツトし
たこと金示す。タイミングＴ２２ もタイミングＴ２
０ と同様連続して４回ヒツトしたことを示す。アンド
回路１１および１１’の論理積とメモリリフレッシ：Ｌ
要求発生装置１ｉｉ５からのりフレッシェ費求ｆを入力
とするアンド回路１３の出力が論理“１”となるタイミ
ングＴ２２で優先順位制御装置４にリフレッシＡ要求ｅ
が送出される。タイミング’１’２０．’１’２２はそ
れぞれ連続して４回ヒツトしているもので、タイミング
Ｔ３〜’Ｉ’ｌｌおよびタイミングＴ３〜Ｔ１３ のバ
ースト状態を過ぎたヒツト状態安定期と考えられタイミ
ングＴ２３でリフレッシ為を実行してもメモリリフレッ
シ轟実行中に各々中央処理装置１，１′からの主記憶装
置に対するメモリアクセス要求ａ、ａ’との競合が少な
いものと考えられる。
プ８〜１０で所定回数である３回のメモリアクセス要求
ａ、ａ’に対し一度もメインメモリアクセス要求ｃ、ｃ
’が出力されなかり九ことを記憶し、アンド回路１１の
出力が論理″″１”のとき連続して４クロツクヒツトし
たこと金示す。タイミングＴ２２ もタイミングＴ２
０ と同様連続して４回ヒツトしたことを示す。アンド
回路１１および１１’の論理積とメモリリフレッシ：Ｌ
要求発生装置１ｉｉ５からのりフレッシェ費求ｆを入力
とするアンド回路１３の出力が論理“１”となるタイミ
ングＴ２２で優先順位制御装置４にリフレッシＡ要求ｅ
が送出される。タイミング’１’２０．’１’２２はそ
れぞれ連続して４回ヒツトしているもので、タイミング
Ｔ３〜’Ｉ’ｌｌおよびタイミングＴ３〜Ｔ１３ のバ
ースト状態を過ぎたヒツト状態安定期と考えられタイミ
ングＴ２３でリフレッシ為を実行してもメモリリフレッ
シ轟実行中に各々中央処理装置１，１′からの主記憶装
置に対するメモリアクセス要求ａ、ａ’との競合が少な
いものと考えられる。
本発明の主記憶装置メモリリフレッシュ制御方式は、メ
モリリフレッシ為制御装置を追加することによシ、所定
回数のメモリアクセス要求に対し一度もメインメモリア
クセス要求が発生しないときにリフレッシ為要求を出力
させるため、メインメモリアクセス要求があったときに
はその後にメインメモリアクセス要求を発生しないメモ
リアクセス要求が所定回数発生するまではりフレッシー
要求を抑制できるので、リフレッシ−実行中にメインメ
モリアクセス要求が発生することを少なくできるため、
命令処理時間を短縮することができるという効果がある
。
モリリフレッシ為制御装置を追加することによシ、所定
回数のメモリアクセス要求に対し一度もメインメモリア
クセス要求が発生しないときにリフレッシ為要求を出力
させるため、メインメモリアクセス要求があったときに
はその後にメインメモリアクセス要求を発生しないメモ
リアクセス要求が所定回数発生するまではりフレッシー
要求を抑制できるので、リフレッシ−実行中にメインメ
モリアクセス要求が発生することを少なくできるため、
命令処理時間を短縮することができるという効果がある
。
すなわち、本発明の主記憶装置メモリリフレッシ＾制御
方式は、中央処理装置からのメモリアクセス要求がくる
確率が高いバースト状態期間を避けてメモリリフレッシ
ュを行うものでメモリリフレッシ−中の中央処理装置の
命令実行効率が改善できるという効果がある。
方式は、中央処理装置からのメモリアクセス要求がくる
確率が高いバースト状態期間を避けてメモリリフレッシ
ュを行うものでメモリリフレッシ−中の中央処理装置の
命令実行効率が改善できるという効果がある。
【図面の簡単な説明】
第１図は従来の一例を示すブロック図、第２図は第１図
に示す従来例の一動作を説明するタイミングチャート、
第３図は本発明の一実施例を示すブロック図、第４図は
第３図に示すメモリリ７レッシェ制御装置の詳細回路図
、第５図は第３図に示す実施例の一動作を説明するタイ
ミングチャートである。 １．１′・・・・・・中央処理装置、２．２’・・・・
・・キャッシュメモリ制御装置、３．３’・・・・・・
中ヤッシュメモリ、４・・・・・・優先順位制御装置、
５・・・・・・メモリリフレッシ−要求発生装置、６・
・・・・・主記憶装置、７・・・・・・メモリリフレッ
シュ制御装皺、８．８’、９．９’、１０゜１０′・・
・・・・フリップフロップ、１１．１１’、１２．１３
・・・・・・アンド回路、’ｒＱ−Ｔ２９・・・・・・
タイミング、ａ、ａ’・・・・・・メモリアクセス要求
、ｂ、ｂ′・・・・・・キャッシュメモリアクセス要求
、ｃ、ｃ’・旧・・メインメモリアクセス要求、ｄ、ｈ
・・則りフレッシェ実行信号、ｅｌ ｆ・・・・・・リ
フレッシ１要求、ｇ・・・・・・す７レツシ具最優先要
求。 篤 ７ 図 ＮＺ 図 鶴 、３ 図 層 ４ 回 舅 Ｓ 図
に示す従来例の一動作を説明するタイミングチャート、
第３図は本発明の一実施例を示すブロック図、第４図は
第３図に示すメモリリ７レッシェ制御装置の詳細回路図
、第５図は第３図に示す実施例の一動作を説明するタイ
ミングチャートである。 １．１′・・・・・・中央処理装置、２．２’・・・・
・・キャッシュメモリ制御装置、３．３’・・・・・・
中ヤッシュメモリ、４・・・・・・優先順位制御装置、
５・・・・・・メモリリフレッシ−要求発生装置、６・
・・・・・主記憶装置、７・・・・・・メモリリフレッ
シュ制御装皺、８．８’、９．９’、１０゜１０′・・
・・・・フリップフロップ、１１．１１’、１２．１３
・・・・・・アンド回路、’ｒＱ−Ｔ２９・・・・・・
タイミング、ａ、ａ’・・・・・・メモリアクセス要求
、ｂ、ｂ′・・・・・・キャッシュメモリアクセス要求
、ｃ、ｃ’・旧・・メインメモリアクセス要求、ｄ、ｈ
・・則りフレッシェ実行信号、ｅｌ ｆ・・・・・・リ
フレッシ１要求、ｇ・・・・・・す７レツシ具最優先要
求。 篤 ７ 図 ＮＺ 図 鶴 、３ 図 層 ４ 回 舅 Ｓ 図
Claims (1)
- メモリアドレスを含むメモリアクセス要求を出力する中
央処理装置と、前記メモリアクセス要求が供給されたと
きに前記メモリアドレスで指示されるデータがキャッシ
ュメモリに格納されていなければ主記憶装置をアクセス
するためのメインメモリアクセス要求を出力するキャッ
シュメモリ制御装置と、一定周期ごとに第１のり７レツ
シ鳳要求を発生しこの第１のりフレツシエ要求の発生後
一定時間以内にリフレクシエ実行信号が供給されないと
きにリフレッシ−最優夷要求を発生するメモＩＪ ＩＪ
フレッシー要求発生装置と、前記第１のリフレッシュ要
求が供給されたときに連戦する所定回数の前記メモリア
クセス要求に対し一度も前記メインメモリアクセス要求
が発生していなければ第２のリフレッシ１要求を出力す
るメモリリフレッシ為制御装置と、前記リフレッシュ最
優先要求が供給されたときおよび前記メインメモリアク
セス要求がなくて前記第２のりフレッシェ要求が供給さ
れたときに前記主記憶装置をリフレッシュさせるための
前記す７レツシ為実行信号を発生する優先１［１￥制御
装置とを含むことを特徴とする主記憶装置メモリリフレ
ッシ−制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56159924A JPS5862890A (ja) | 1981-10-07 | 1981-10-07 | 主記憶装置メモリリフレツシユ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56159924A JPS5862890A (ja) | 1981-10-07 | 1981-10-07 | 主記憶装置メモリリフレツシユ制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5862890A true JPS5862890A (ja) | 1983-04-14 |
Family
ID=15704123
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56159924A Pending JPS5862890A (ja) | 1981-10-07 | 1981-10-07 | 主記憶装置メモリリフレツシユ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5862890A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63144494A (ja) * | 1986-12-05 | 1988-06-16 | Alps Electric Co Ltd | メインメモリ−のリフレツシユ方式 |
| JPH04362593A (ja) * | 1991-06-10 | 1992-12-15 | Agency Of Ind Science & Technol | Ｄｒａｍのリフレッシュ制御装置 |
-
1981
- 1981-10-07 JP JP56159924A patent/JPS5862890A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63144494A (ja) * | 1986-12-05 | 1988-06-16 | Alps Electric Co Ltd | メインメモリ−のリフレツシユ方式 |
| JPH04362593A (ja) * | 1991-06-10 | 1992-12-15 | Agency Of Ind Science & Technol | Ｄｒａｍのリフレッシュ制御装置 |
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