JPS5863173A - 多結晶薄膜トランジスタ - Google Patents
多結晶薄膜トランジスタInfo
- Publication number
- JPS5863173A JPS5863173A JP56162373A JP16237381A JPS5863173A JP S5863173 A JPS5863173 A JP S5863173A JP 56162373 A JP56162373 A JP 56162373A JP 16237381 A JP16237381 A JP 16237381A JP S5863173 A JPS5863173 A JP S5863173A
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- JP
- Japan
- Prior art keywords
- polycrystalline
- deposited
- layer
- substrate
- vacuum
- Prior art date
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- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は多結晶半導体薄膜を用いた金属・絶縁物・半導
体電界効果トランジスタ（以下ＭＩＳ ＦＥＴと略す）
に関する。
体電界効果トランジスタ（以下ＭＩＳ ＦＥＴと略す）
に関する。
従来ＭＩＳ ＦＥＴは８１等の単結晶半導体基板を用い
、この基板中或いは表面に拡散、イオン注入等の方法に
よって不純物を注入して作製されていた。
、この基板中或いは表面に拡散、イオン注入等の方法に
よって不純物を注入して作製されていた。
その為ガラス等の基板を自由に選択することができず、
高価な単結晶半導体基板が必要であった。
高価な単結晶半導体基板が必要であった。
そこで非結晶或いは多結晶基板上に放電分解（Ｇｌｏｖ
Ｄｉｓｃｈａｒｇｅ ）或いは真空蒸着で作ａされた
非晶質、多結晶半導体薄膜を用いた多結晶ＭＩＳ ＦＥ
Ｔが知られている・この多結晶ＭＩＳ ＦＥＴの構造を
第１図に示す。図中１はソース電極、２はゲート電極、
６はドレイン電極、４は絶縁層、５は♂層、６は非晶質
或いは多結晶半導層、７は非結晶或いは多結晶基板であ
る。ここで第１図（ａ）はソース。
Ｄｉｓｃｈａｒｇｅ ）或いは真空蒸着で作ａされた
非晶質、多結晶半導体薄膜を用いた多結晶ＭＩＳ ＦＥ
Ｔが知られている・この多結晶ＭＩＳ ＦＥＴの構造を
第１図に示す。図中１はソース電極、２はゲート電極、
６はドレイン電極、４は絶縁層、５は♂層、６は非晶質
或いは多結晶半導層、７は非結晶或いは多結晶基板であ
る。ここで第１図（ａ）はソース。
ドレイン、ゲート電極が薄膜表力に配置されたコクレー
ナー型を示し、 （ｂ） ｔ （ａ）はソース、ドレイ
ン電極は薄膜表面に、ゲートｖＬ極は基板表面に配置さ
れた或いはその逆の構成を持つスタッガー型である。こ
れらの多結晶ＭＩＳ Ｆｌｉ：Ｔは非結晶或いは多結晶
基板を用いて作成できるが、半導体中の多結晶粒界によ
る粒界散乱等の為単結晶Ｍ工Ｓ ＦＥＴに比してキャリ
ア易動度が非常に低いという欠点がある。たとえば多結
晶シリコンを用いたものでキャリア易動度が１〜１０
（ｃＪ／ Ｖ−ｅｅａ ） ９度、非晶質シリコンを用
いたものでは約０．１ （ｃＩａ／Ｖ−ｓθＣ）のキャ
リア易動度でしか動作しない。
ナー型を示し、 （ｂ） ｔ （ａ）はソース、ドレイ
ン電極は薄膜表面に、ゲートｖＬ極は基板表面に配置さ
れた或いはその逆の構成を持つスタッガー型である。こ
れらの多結晶ＭＩＳ Ｆｌｉ：Ｔは非結晶或いは多結晶
基板を用いて作成できるが、半導体中の多結晶粒界によ
る粒界散乱等の為単結晶Ｍ工Ｓ ＦＥＴに比してキャリ
ア易動度が非常に低いという欠点がある。たとえば多結
晶シリコンを用いたものでキャリア易動度が１〜１０
（ｃＪ／ Ｖ−ｅｅａ ） ９度、非晶質シリコンを用
いたものでは約０．１ （ｃＩａ／Ｖ−ｓθＣ）のキャ
リア易動度でしか動作しない。
本発明は非結晶或いは多結晶基板上に作製でき、高いキ
ャリア易動度を有するＭＩＳ Ｆｌｉ：Ｔの構造を提供
することを目的とする。
ャリア易動度を有するＭＩＳ Ｆｌｉ：Ｔの構造を提供
することを目的とする。
そこで本発明は非結晶もしくは多結晶基板上に柱状構造
の多結晶半導体層を形成し、その柱状構造の柱軸に平行
な電界が生ずるように電極を配置して、結晶性が良く、
欠陥が少ない柱軸に平行な方向にキャリアを移動させる
ことにより上記目的を達する多結晶ＭＩＳ ＦＥＴであ
る。
の多結晶半導体層を形成し、その柱状構造の柱軸に平行
な電界が生ずるように電極を配置して、結晶性が良く、
欠陥が少ない柱軸に平行な方向にキャリアを移動させる
ことにより上記目的を達する多結晶ＭＩＳ ＦＥＴであ
る。
以下本発明を図面を用いて説明する。第２図は多結晶基
板上に真空蒸着によって形成した多結晶シリコン薄膜の
断面の走査電子顕微鏡像の写真であり、倍率は第２図（
ａ）が３ｘ１０’倍、（ｂ）が５Ｘ１０’倍テアル。こ
のように柱径が数百オングストロームであり、基板表面
から１ミク胃ン程度の厚さまで一様な柱状構造で多結晶
半導体を成長させることができる。またここで結晶の＜
１１０＞ もしくは＜１００＞方向は基板表面に垂直
である。本発明はこの柱状構造の柱軸に平行にキャリア
を移動させるものである。
板上に真空蒸着によって形成した多結晶シリコン薄膜の
断面の走査電子顕微鏡像の写真であり、倍率は第２図（
ａ）が３ｘ１０’倍、（ｂ）が５Ｘ１０’倍テアル。こ
のように柱径が数百オングストロームであり、基板表面
から１ミク胃ン程度の厚さまで一様な柱状構造で多結晶
半導体を成長させることができる。またここで結晶の＜
１１０＞ もしくは＜１００＞方向は基板表面に垂直
である。本発明はこの柱状構造の柱軸に平行にキャリア
を移動させるものである。
第３図は本発明の実施例をその作製過程に沿って示した
ものである。ここで８はソース電極、９１１１は高濃度
不純物添加層、１０は半導体活性層、１２はドレイン電
極、１３は絶縁層、１４はゲート電極、１５は基板であ
る。第６図（，１１が本発明の多結晶ＭＩＳ ＦＥＴで
ある。この多結晶ＭＩＳ ＦＥＴはキャリア易動度４０
〜６０ （ｃｒＪ／Ｖ・ｓｅａ ）を示し、従来の多結
晶ＭＩＳ ＦＥＴに比べてより高速な動作をする。
ものである。ここで８はソース電極、９１１１は高濃度
不純物添加層、１０は半導体活性層、１２はドレイン電
極、１３は絶縁層、１４はゲート電極、１５は基板であ
る。第６図（，１１が本発明の多結晶ＭＩＳ ＦＥＴで
ある。この多結晶ＭＩＳ ＦＥＴはキャリア易動度４０
〜６０ （ｃｒＪ／Ｖ・ｓｅａ ）を示し、従来の多結
晶ＭＩＳ ＦＥＴに比べてより高速な動作をする。
第６図において具体的な製造法の例を示すと、第６図（
ａ）の様に、ガラスの様な非晶質絶縁基板１５上に５層
真空蒸着する。まずソース電極８としてモリブデンを０
．３之りロン蒸着し、次に基板温度を基板軟化温度以下
に保ち、高濃度不純物添加半導体層９として、ソース′
＃Ｌ極８と半導体活性層１０とのオーミック性接触を得
る為に、Ｎ型不純物（燐、ヒ素、アンチモン）をルッ〆
で蒸発させながらシリコンを電子銃で真空蒸着し、２０
０オングストロームの厚さにｉ結晶成賞させる。引き続
き無添加半導体活性層１０として、不純物添加を中断し
てシリコンのみを１．０ミタ四ンの厚さに多結晶成長さ
せる。再び不純物添加を再開し、高濃度不純物添加半導
体層１１を半導体層９と同様な方法で、２００オングス
トロームの厚さに成長させる。
ａ）の様に、ガラスの様な非晶質絶縁基板１５上に５層
真空蒸着する。まずソース電極８としてモリブデンを０
．３之りロン蒸着し、次に基板温度を基板軟化温度以下
に保ち、高濃度不純物添加半導体層９として、ソース′
＃Ｌ極８と半導体活性層１０とのオーミック性接触を得
る為に、Ｎ型不純物（燐、ヒ素、アンチモン）をルッ〆
で蒸発させながらシリコンを電子銃で真空蒸着し、２０
０オングストロームの厚さにｉ結晶成賞させる。引き続
き無添加半導体活性層１０として、不純物添加を中断し
てシリコンのみを１．０ミタ四ンの厚さに多結晶成長さ
せる。再び不純物添加を再開し、高濃度不純物添加半導
体層１１を半導体層９と同様な方法で、２００オングス
トロームの厚さに成長させる。
更にソース電極８と同様にドレイン電極１２として、モ
リブデンを０．２ミクロン真空蓋着する。上記５Ｍの金
属、半導体層を第３図（ｂ）に示す様に、（Ｃ）に示す
様に窒化シリコン等の絶縁層を形成する。
リブデンを０．２ミクロン真空蓋着する。上記５Ｍの金
属、半導体層を第３図（ｂ）に示す様に、（Ｃ）に示す
様に窒化シリコン等の絶縁層を形成する。
最後に第６図（ｄ）に示すゲート電極１４を０．２ ｔ
クロン蒸着し多結晶ＭＩＳ ＦＥＴを形成する。
クロン蒸着し多結晶ＭＩＳ ＦＥＴを形成する。
以上説明したように本発明は安価に製造でき、かつ高速
な動作をするＭＩＳ ＦＥＴである。
な動作をするＭＩＳ ＦＥＴである。
第１図（ａ）（ｂ） （Ｑ）は従来の多結晶ＭＩＳ Ｆ
ＥＴの構造を示す断面図、第２図（ａ） ｆｌ））は本
発明の半導体層断面の走査電子顕微鏡写真図、第３図（
ａ） （ｂ） （ｃｌ （ｄ）は本発明の実施例をその
作製過程に沿って説明した断面図。 図中、１．８はソース電極、２，１４はゲート電極、３
，１２はドレイン電極、４．１３は絶縁層、５は１層、
６は非結晶或いは多結晶半導体層、７．１５は非結晶或
いは多結晶基板、９．１１ｉ高濃度不純物添加層、１０
は多結晶半導体活性層。 出願人 キャノン株式会社 （ｂ） ｔμｍ αつ
ＥＴの構造を示す断面図、第２図（ａ） ｆｌ））は本
発明の半導体層断面の走査電子顕微鏡写真図、第３図（
ａ） （ｂ） （ｃｌ （ｄ）は本発明の実施例をその
作製過程に沿って説明した断面図。 図中、１．８はソース電極、２，１４はゲート電極、３
，１２はドレイン電極、４．１３は絶縁層、５は１層、
６は非結晶或いは多結晶半導体層、７．１５は非結晶或
いは多結晶基板、９．１１ｉ高濃度不純物添加層、１０
は多結晶半導体活性層。 出願人 キャノン株式会社 （ｂ） ｔμｍ αつ
Claims (1)
- 非結晶もしくは多結晶基板上に柱状構造の多結晶半導体
層を形成し、該柱状構造の柱軸に平行な電界を生じさせ
、電流担体を柱軸に平行に移動させることを特徴とする
金属拳絶縁物・半導体電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56162373A JPS5863173A (ja) | 1981-10-12 | 1981-10-12 | 多結晶薄膜トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56162373A JPS5863173A (ja) | 1981-10-12 | 1981-10-12 | 多結晶薄膜トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5863173A true JPS5863173A (ja) | 1983-04-14 |
Family
ID=15753335
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56162373A Pending JPS5863173A (ja) | 1981-10-12 | 1981-10-12 | 多結晶薄膜トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5863173A (ja) |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5874080A (ja) * | 1981-10-29 | 1983-05-04 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| JPS5874067A (ja) * | 1981-10-29 | 1983-05-04 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| JPS6012769A (ja) * | 1983-07-01 | 1985-01-23 | Seiko Instr & Electronics Ltd | 薄膜トランジスタ |
| JPS60164361A (ja) * | 1984-02-06 | 1985-08-27 | Semiconductor Energy Lab Co Ltd | 絶縁ゲイト型半導体装置およびその作製方法 |
| JPH01283879A (ja) * | 1988-05-11 | 1989-11-15 | Nippon Telegr & Teleph Corp <Ntt> | 薄膜形半導体装置とその製造方法 |
| US4924279A (en) * | 1983-05-12 | 1990-05-08 | Seiko Instruments Inc. | Thin film transistor |
| US4949141A (en) * | 1988-02-04 | 1990-08-14 | Amoco Corporation | Vertical gate thin film transistors in liquid crystal array |
| US5115289A (en) * | 1988-11-21 | 1992-05-19 | Hitachi, Ltd. | Semiconductor device and semiconductor memory device |
| KR20020056348A (ko) * | 2000-12-29 | 2002-07-10 | 박종섭 | 박막 트랜지스터 제조 방법 |
| JP2004128182A (ja) * | 2002-10-02 | 2004-04-22 | Renesas Technology Corp | 半導体集積回路装置およびその製造方法 |
| US7932142B2 (en) | 2007-11-14 | 2011-04-26 | Elpida Memory, Inc. | Transistor in a wiring interlayer insulating film |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS567481A (en) * | 1979-06-29 | 1981-01-26 | Ibm | Field effect type transistor |
-
1981
- 1981-10-12 JP JP56162373A patent/JPS5863173A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US4949141A (en) * | 1988-02-04 | 1990-08-14 | Amoco Corporation | Vertical gate thin film transistors in liquid crystal array |
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| JP2004128182A (ja) * | 2002-10-02 | 2004-04-22 | Renesas Technology Corp | 半導体集積回路装置およびその製造方法 |
| US7932142B2 (en) | 2007-11-14 | 2011-04-26 | Elpida Memory, Inc. | Transistor in a wiring interlayer insulating film |
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