JPS586334B2 - 半導体論理回路 - Google Patents

Description

【発明の詳細な説明】 本発明は、少くとも第１及び第２のトランジスタを有し
、該第１及び第２のトランジスタのエミツタがそれ等に
共通の電流制限回路を通じて第１の電源端子に接続され
、又上記第１のトランジスタのコレクタが第１のインピ
ーダンス回路を通じて又は通ずることなしに、上記第２
のトランジスタのコレクタが第２のインピーダンス回路
を通じて上記第１の電源端子と対をなす第２の電源端子
に夫々接続され、上記第１及び又は第２のトランジスタ
のベースに対する論理入力に基づき上記第２のインピー
ダンス回路の上記第２のトランジスタのコレクタ側より
論理出力が得られるようになされた半導体論理回路の改
良に関する。

斯種半導体論理回路の基本型は、第１図に示す如く、例
えばＮＰＮ型のトランジスタＱ１及びＱ２を有し、トラ
ンジスタＱ１及びＱ２のエミッタがそれ等に共通の電流
制限回路としての抵抗ＲＥを通じて第１の電源端子Ｅ１
に接続され、又トランジスタＱ１のコレクタが第１のイ
ンピーダンス回路としての抵抗Ｒ１を通じて又は通ずる
こ５となしに（図においては通じて）、トランジスタＱ
２のコレクタが第２のインピーダンス回路としての抵抗
Ｒ２を通じて電源端子Ｅ１と対をなすこの電源端子Ｅ１
で得られる電位より（これをｖ１とする）高い電位（こ
れをｖ２とする）の得られる第２の電源端子Ｅ２に夫々
接続され、一方トラジスタＱ１及びＱ２のベースより夫
々入力端子Ｔ１及びＴ２が、トランジスタＱ２のコレク
タより出力端子０が夫々導出され、而して入力端子Ｔ２
従ってトランジスタＱ２のベースに電源端子Ｅ１で得ら
れる電位ｖ１と電源端子Ｅ２で得られるそれＶ２との中
間の電圧を有する参照電圧Ｈを与えた状態で入力端子Ｔ
１に正論理の論理入力Ｓ１を与えるものとした場合、そ
の論理入力Ｓ１が「１」であればトランジスタＱ１及び
Ｑ２が夫夫オン及びオフとなって出力端子０より得られ
る論理出力Ｍが正論理で「１」として得られ、又斯る状
態より論理入力Ｓ１が「Ｏ」となればトランジスタＱ１
及びＱ２が夫々オフ及びオンに転換し論理出力Ｍが「０
」として得られる構成を有する。

所で斯る構成による場合、トランジスタＱ２のオン時、
出力端子０に接続される回路の動作に基因する等の何等
かの原因によって、抵抗Ｒ２に、トランジスタＱ２を通
じて流れる電流の予定の電流範囲値より大なる電流値の
電流が流れれば、論理出力Ｍが「０」の場合のレベルが
予定のレベル範囲より低下し、トランジスタＱ２が飽和
状態に入り、そのために動作速度の低下を招くこととな
る不都合が生ずるものである。

又斯る構成による場合論理出力Ｍはそれが「１」である
場合電源端子Ｅ２に得られる電位Ｖ２のレベルをとるが
、雑音誘導の少ないＬＳＩ内において論理信号振幅を小
さくして消費電力を低くしたい要求があり、そのために
論理出力Ｍの「１」レベルを電位ｖ２より低い方にシフ
トせる論理出力の得られる簡易な構成の半導体論理回路
が望まれていたものである。

叙上に鑑み本発明は、第１図にて上述せる半導体論理回
路を基礎とするも、コレクタ側より論理出力端子を導出
せるトランジスタのオン時、そのトランジスタのコレク
タに接続せるインピーダンス回路に、論理出力端子に接
続される回路の動作に起因する等の何等かの原因によっ
て、コレクタ側より論理出力端子を導出せるトランジス
タを通じて流れる電流の予定の電流範囲値より大なる電
流値の電流が流れても、論理出力端子より得られる論理
出力のレベルが予定のレベル範囲より低下し、トランジ
スタが飽和状態に入り動作速度の抵下を招く不都合を有
効に回避し得、又第１図の半導体論理回路にて得られる
論理出力に比しレベルが低い方にシフトせる論理出力を
簡易容易に得ることの出来る半導体論理回路を提案せん
とするもので、以下図面について本発明の実施例を詳述
する所より明らかとなるであろう。

第２図は本発明に依る半導体論理回路の基本型を示し、
第１図との対応部分には同一符号を附し詳細説明はこれ
を省略するも、第１図にて上述せる構成においてトラン
ジスタＱ１及びＱ２の外ＮＰＮ型トランジスタＱ３が設
けられ、そのエミツタ及びコレクタが夫々抵抗Ｒ２のト
ランジスタＱ２側及びこれとは反対側に、ベースが電源
端子Ｅ２に夫々接続され、又抵抗Ｒ１及びＲ２の電源端
子Ｅ２側が互に接続されてその接続点Ｐ１と電源端子Ｅ
２との間に第３のインピーダンス回路としての抵抗Ｒ３
が介挿されてなることを除いては第１図の場合と同様の
構成を有する。

以上が本発明の基本型であるが、斯る構成に依れば、電
源端子Ｅ１及びＥ２にて得られる電位、抵抗Ｒ２の値等
を適当に選べば、第１図にて上述せると同様に入力端子
Ｔ２に参照電圧Ｈを与えた状態で入力端子Ｔ１に正論理
の論理入力Ｓ１を与えるものとした場合、その論理入力
Ｓ１が「１」であればトランジスタＱ１及びＱ２が夫々
オン及びオフであり、又斯る状態より論理入力Ｓ１が「
０」となればトランジスタＱ１及びＱ２が夫々オフ及び
オンとなり、そしてトランジスタＱ２のオン時、そのト
ランジスタＱ２を通じて抵抗Ｒ３及びＲ２に電流が流れ
てそれ等抵抗Ｒ３及びＲ２に降下電圧が生じて論理出力
０は「０」レベルとなる。

この時トランジスタＱ３のエミツタ電位がトランジスタ
Ｑ２のオフ時の電源端子Ｅ２の電位より抵抗Ｒ３及びＲ
２に生じた降下電圧分低下し，一方トランジスタＱ３の
ベース電位が電源端子Ｅ２の電位であることにより、ト
ランジスタＱ３のベース及びエミツタ間にバイアス電圧
が与えられトランジスタＱ３は導通に近い状態にあるが
、抵抗Ｒ２に、トランジスタＱ２を通じて流れる電流の
予定の電流範囲値をとる電流値の電流が流れている状態
では、トランジスタＱ３はまだ導通状態にはならない付
近に設計されている。

このよううな設計は以下のようにしてできる。

すなわち、集積回路等に用いられているシリコン結晶中
で形成されるトランジスタの場合、トランジスタが応動
するために必要なベース・エミツタ間の順方向電圧はＰ
Ｎ接合の拡散電圧（たとえば約０．７Ｖ）以上であり、
その拡散電圧以下ではトランジスタは殆んど動作しない
。

この特性により第３のインピーダンス回路の抵抗Ｒ３と
第２のインピーダンス回路の抵抗Ｒ２の直列接続したも
のに、第２のトランジスタＱ２のオン時の電流が流れて
も、抵抗Ｒ２及びＲ３に生ずる電圧降下の和が上記の拡
散電圧以下になるように抵抗Ｒ２及びＲ３の値を設定す
ることにより、第３のトランジスタＱ３は応動しない。

また、第２図の構成における出力レベルを見ると、トラ
ンジスタＱ２がオフでトランジスタＱ１がオンの時には
電流はトランジスタＱ１を通って第３のインピーダンス
回路の抵抗Ｒ３に流れる。

従って抵抗Ｒ３での電圧降下はトランジスタＱ２がオン
でトランジスタＱ１がオフの場合と変らないが、抵抗Ｒ
２での電圧降下は零となる。

この時の出力レベルが「１」レベルであり、従って、「
１」レベルは「０」レベルより抵抗Ｒ２に電流が流れた
時の電圧降下分だけ高いレベルである。

抵抗Ｒ３の電圧降下は抵抗Ｒ３の値の設定により定まる
が、０．２〜０．３ｖ位が適当である。

また、この時抵抗Ｒ２及びＲ３に生ずる電圧降下の和は
約０．７Ｖに設定する。

依って第２図の構成に依れば、第１図の場合と同様に論
理入力Ｓ１が「１」であれば出力端子０より得られる論
理出力Ｍが正論理で「１」として得られ、「０」であれ
ば論理出力Ｍが「０」として得られること明らかである
が、トランジスタＱ２のオン時、論理出力端子０に接続
される回路の動作に基因する等の伺等かの原因によって
、抵抗Ｒ３を通じて抵抗Ｒ２に、トランジスタＱ２を通
じて流れる電流の予定の電流範囲値より大なる電流値の
電流が流れれば、抵抗Ｒ２及び抵抗Ｒ３で生ずる降下電
圧の和が上述せる場合に比し大となり、これに基づき論
理出力Ｍの「０」レベルが予定のレベル範囲外に大きく
低下せんとするも、この場合トランジスタＱ３のエミツ
タ電位が上述せる場合に比し低下することによりトラン
ジスタＱ３が導通状態となり、抵抗Ｒ２に流れる電流の
一部がトランジスタＱ３にて側路され、そしてトランジ
スタＱ３のエミツタの接続されている論理出力端子０の
電位が、電源端子Ｅ２の電位より略々トランジスタＱ３
のベース・エミツタ間電圧分低い電位たとえば約０．７
〜Ｏ．８Ｖにクランプされ、而して論理出力Ｍの「０」
のレベルがこのときの論理出力端子０の電位のレベルを
とることになるので、論理出力Ｍの「０」のレベルが予
定のレベル範囲外に大きく低下し、トランジスタＱ２が
飽和状態に入らんとするを抑圧し、従って論理出力Ｍの
「０」のレベルを予定のレベル範囲内に在らしめられる
ことが出来るものである。

又論理入力Ｓ１が「１」の場合トランジスタＱ１がオン
でこれに基づき抵抗Ｒ３に電流が流れ、「０」の場合ト
ランジスタＱ２がオンでこれに基づき同様に抵抗Ｒ３に
電流が流れており、そしてこれら電流は電流回路として
の抵抗ＲＥの働きでほぼ等しい。

これは従来から抵抗ＲＥの両端に、論理信号振幅より十
分大きい電圧を加えることにより得られている方法であ
る。

従って、常時抵抗Ｒ３の両端には一定の降下電圧が得ら
れており、依って論理出力Ｍのレベルが、それが「１」
及び「０」を以って得られる何れの場合でも、抵抗Ｒ２
の値が第１図における抵抗Ｒ２の値と等しければ抵抗Ｒ
３を有さず接続点Ｐ１が直接電源端子Ｅ２に接続されて
いる場合より、この場合の抵抗Ｒ３での降下電圧分シフ
トせるレベルとして得られる。

従って、例えば第２の電源を接地して零Ｖとすれば、「
１」レベルは−０．２〜−０．３Ｖであり、「０」レベ
ルは−０．７〜−０．８Ｖであり、この「１」レベルと
「０」レベルの中間に論理レベル切換えの閾値、例えば
電流切換えスイッチの参照電圧が与えられる。

なお、第２図の実施例の場合は出力端子はトランジスタ
Ｑ２のコレクタのみから取り出されており、従って、ト
ランジスタＱ２がオンで端子０の出力が「０」レベルの
とき、接続点Ｐ１の電位は問題とならない。

即ち、出力端子０に接続される回路に向って流れ出る電
流によってトランジスタＱ３が導通状態となって、この
電流が抵抗Ｒ３に余分に流れて、接続点Ｐ１の電位が下
がってもよい。

依って第１図の半導体論理回路にて得られる論理出力に
比しレベルが低い方にシフトせる論理出力を得ることが
出来、そして斯る論理出力が抵抗Ｒ３を設けるだけの簡
易な構成で得られる等の大なる特徴を有するものである
。

次に第３図につき第２図にて上述せる本発明に依る半導
体論理回路の基本型を基礎として論理積機能が得られる
べく構成された本発明に依る半導体論理回路の実施例を
述べるに、第２図との対応部分には同一符号を附して詳
細説明はこれを省略するも、第２図にて上述せる構成に
おいて、トランジスタＱ１〜Ｑ３の外、他のＮＰＮ型の
トランジスタＱ１’及びＱ２’が設けられ、これ等トラ
ンジスタＱ１’及びＱ２’のエミツタがそれ等に共通の
抵抗ＲＥ’を通じて電源端子Ｅ１に接続され、又トラン
ジスタＱ２’のコレクタが抵抗Ｒ２及びトランジスタＱ
３のエミツタの接続中点Ｐ２に、トランジスタＱ１’の
コレクタが抵抗Ｒ１’を通じて又は通ずることなしに（
図においては通じて）接続点Ｐ１に夫々接続され、更に
トランジスタＱ２のベースが入力端子Ｔ２に、トランジ
スタＱ１′のベースが他の入力端子Ｔ１’に夫夫導出さ
れている事を除いては第２図の場合と同様の構成を有す
る。

斯る構成に依れば、電源端子Ｅ１及びＥ２にて得られる
電位、抵抗Ｒ２の値を適当に選べば、第１図及び第２図
の場合と同様に入力端子Ｔ２に参照電圧Ｈを与えた状態
で入力端子Ｔ１及びＴ１’に夫々正論理の論理入力Ｓ１
及びＳ１’を与えるものとした場合、論理入力Ｓ１及び
Ｓ１’が共に「１」であれば、トランジスタＱ１及びＱ
１’が共にオン、トランジスタＱ２及びＱ２が共にオフ
であり、又斯る状態より論理入力Ｓ１が「０」となれば
トランジスタＱ１及びＱ２が夫々オフ及びオンとなり、
更に論理入力Ｓ１及びＳ１′が共に「１」である状態よ
り論理入力Ｓ１’が「０」となればトランジスタＱ１及
びＱ２が夫々オフ及びオンとなり、尚更に論理人力Ｓ１
及びＳ１′が共に「０」となればトランジスタＱ１及び
Ｑ１’が共にオフ、トランジスタＱ２及びＱ２が共にオ
ンとなり、そしてトランジスタＱ２及びＱ２’の何れか
一方のオン時、第２図にて上述せる場合と同様に、抵抗
Ｒ３及びＲ２に降下電圧が生じてトランジスタＱ３のエ
ミツタ電位が低下し、トランジスタＱ３のベース及びエ
ミツタ間にトランジスタＱ３が導通せんとする方向のバ
イアス電圧が与えられるも、トランジスタＱ２’を通じ
て流れる電流の電流範囲値がトランジスタＱ２を通じて
流れる電流の予定の電流範囲値と等しければ、第２図に
て上述せる場合と同様に、抵抗Ｒ２に、トランジスタＱ
２を通じて流れる電流の予定の電流範囲値をとる電流値
の電流が流れている間は、トランジスタＱ３はまだ導通
状態に至らず、然しなからトランジスタＱ２及びＱ２’
の双方のオン時、抵抗Ｒ２に、トランジスタＱ２を通じ
て流れる電流の予定の電流範囲値をとる電流値の電流に
加えて、トランジスタＱ２’を通じて流れる電流による
トランジスタＱ２を通じて流れる電流の予定の電流範囲
値と等しい電流値の電流が、第２図にて上述せる場合で
みる時の論理出力端子０に接続される回路の動作に基因
する電流として流れ、従って抵抗Ｒ２に、第２図の場合
と同様に、トランジスタＱ２を通じて流れる電流の予定
の電流範囲値より大なる電流値の電流が流れることとな
るので第２図の場合と同様に、トランジスタＱ３が導通
状態となり、そして論理出力端子０の電位が電源端子Ｅ
２の電位より略々トランジスタＱ３のベース・エミツタ
間電圧分低い電位にクランプされる．結局論理入力Ｓ１
及びＳ１’が共に「１」である場合を除き、抵抗Ｒ２の
電流は零となり、出力端子０の電位は抵抗Ｒ３の電圧降
下分のみでほぼきまる。

抵抗Ｒ３には、トランジスタＱ１とＱ２のいずれかから
流れる電流とトランジスタＱ１ とＱ２’のいずれから
流れる電流が常時流れ、抵抗Ｒ３の電圧降下は一定であ
り、その値が論理出力Ｍの「１」レベルをきめる。

論理入力Ｓ１又はＳ１′のいずれか一方が「０」の場合
は、上記論理出力Ｍの「１」レベルから抵抗Ｒ２にトラ
ンジスタＱ２又はＱ２’からの電流が流れて発生する抵
抗Ｒ２での電圧降下の分だけ下がった電位が出力端子０
に得られ、これが論理出力Ｍの「０」レベルとなる。

更に論理入力Ｓ１又はＳ１’の両方が「０」の場合は、
この出力端子０の電位は更に下がろうとするがトランジ
スタＱ３のクランプが働いて、「０」レベルとしての許
容範囲内、即ちトランジスタＱ２又はＱ２’が飽和状態
に入らない範囲に維持される。

かくの如く、論理入力Ｓ１及びＳ１′が共に「１」の場
合のみ、論理出力Ｍが「１」として得られ、よって全体
として論理積機能が得られたことになるものである。

更に第３図の構成によれば、上述せる如く論理積機能が
得られるものであるが、論理出力端子０に接続される回
路の動作に基因する等の何等かの原因によって、トラン
ジスタＱ２及びＱ２の何れか一方のオン時、抵抗Ｒ２に
、トラくジスタＱ２を通じて流れる電流の予定の電流範
囲値より大なる電流値の電流が流れれば、論理入力Ｓ１
及びＳ１′が共に「０」である場合にトランジスタＱ２
及びＱ２’の双方がオンとなってトランジスタＱ３が導
通状態となったと同様に、トランジスタＱ３が導通状態
となり、依って論理入力Ｓ１及びＳ１’の何れか一方が
「０」である場合において論理出力Ｍ「０」のレベルが
予定レベルの範囲外に大きく低下せんとするを有効に抑
圧し、従つて論理出力Ｍの「０」のレベルを第２図の場
合と同様に予定のレベル範囲内にあらしめることが出来
、又トランジスタＱ２及びＱ２’の双方がオンである状
態で上述せる如くに抵抗Ｒ２及びトランジスタＱ３を通
じて予定の電流範囲値の電流が流れている状態より、論
理出力端子０に接続される回路の動作に基因する等の何
等かの原因によって、抵抗Ｒ２及びトランジスタＱ３に
、抵抗Ｒ２及びトランジスタＱ３を通じて流れている電
流の予定の電流範囲値より大なる電流が流れても、トラ
ンジスタＱ３が導通状態にあることに変りがないことに
より、論理出力端子０の電位が電源端子Ｅ２の電位より
略々トランジスタＱ３のベース・エミツタ間電圧分低い
電位にクランプされ、従って論理出力Ｍの「０」のレベ
ルを第２図の場合と同様に予定のレベル範囲内に在らし
めることが出来るものである。

上述の如く、論理出力Ｍの「１」レベル及び「０」レベ
ルは、共に電源端子Ｅ２の電位から抵抗Ｒ３による電圧
降下分だけレベルシフトした値となる。

即ち、論理レベルのシフトが、簡単な構成で得られ、し
かも、そのレベルで論理積の機能が得られたことになる
。

なお、出力端子はトランジスタＱ１，Ｑ１’等のコレク
タからも取り出すことができる。

なお上述においては本発明の僅かな実施例を示したに留
まり、例えば第２図及び第３図に対応して第４図及び第
５図に示す如く第２図及び第３図にて上述せる構成に於
てそのトランジスタＱ３に代え例えばショットキバリア
ダイオードの如き両端電圧が予定値を超えた場合オンと
なる特性を有するダイオードＤを使用し、これを抵抗Ｒ
２の両端間に接続せることを除いては第２図及び第３図
と同様の構成とすることも出来、而してこの場合は、論
理出力端子０に接続せる回路の動作に基因する等の何等
かの原因によって、抵抗Ｒ２に、トランジスタＱ２を通
じて流れる電流の予定の電流範囲値より大なる電流値の
電流が流れれば、ダイオードＤが導通状態になりミそし
て論理出力端子０の電位がこの対の接続点Ｐ１の電位よ
りダイオードの導通時の両端電圧分低下せる電位となる
ことで、論理出力Ｍの「０」のレベルを予定のレベル範
囲内に在らしめることが出来るものである。

勿論上述せるトランジスタの電導型式をＮＰＮ型よりＰ
ＮＰ型に代え、これに応じて電源端子Ｅ１及びＥ２で得
られる電位の極性を上述せる場合とは逆とせる構成とす
ることも出来、その他種々の変型変更をなし得ること明
らかであろう。

【図面の簡単な説明】

第１図は従来の半導体論理回路の基本型を示す接続図、
第２図は本発明に依る半導体論理回路の基本型の一例を
示す接続図、第３図は本発明の他の実施例を示す接続図
、第４図及び第５図は夫々本発明の更に他の実施例を示
す接続図である。 図中Ｑ１，Ｑ２，Ｑ３，Ｑ１’及びＱ２’はトランジス
タ、ＲＥ，ＲＥ’，Ｒ１，Ｒ１’，Ｒ２，Ｒ３は抵抗、
Ｄはダイオードを夫々示す。

Claims (1)

1. 【特許請求の範囲】 １ 少なくとも第１及び第２のトランジスタを有し、上
   記第１及び第２のトランジスタのエミツタがそれ等に共
   通の電流制限回路を通じて第１の電源端子に接続され、
   上記第１のトランジスタのコレクタが第１のインピーダ
   ンス回路を通じて（又は通ずることなしに）、上記第２
   のトランジスタのコレクタが第２のインピーダンス回路
   を通じて上記第１の電源端子と対をなす第２の電源端子
   に夫々接続され、上記第１及び第２のトランジスタのベ
   ースに対する論理入力に基づき上記第２のインピーダン
   ス回路の上記第２のトランジスタのコレクタ側より論理
   出力が得られるようになされた半導体論理回路において
   、エミツタが上記第２のインピーダンス回路の上記第２
   のトランジスタのコレクタ側に、コレクタが上記第２の
   インピーダンス回路の上記第２のトランジスタのコレク
   タ側とは反対側に、ベースが上記第２の電源端子に夫夫
   接続されてなり、上記第２のトランジスタのオン時、上
   記第２のインピーダンス回路に、上記第２のトランジス
   タを通じて流れる電流の予定の電流範囲値より大なる電
   流値の電流が流れた場合、導通状態となって、上記第２
   のインピーダンス回路の上記第２のトランジスタのコレ
   クタ側で得られる上記論理出力のレベルを、予定のレベ
   ル範囲内にあらしめる第３のトランジスタが設けられ、
   上記第１のインピーダンス回路（又は上記第１のトラン
   ジスタのコレクタ）及び第２のインピーダンス回路の上
   記第２の電源端子側が互に接続されて、その接続点と上
   記第２の電源端子との間に、第３のインピーダンス回路
   が介挿されてなることを特徴とする半導体論理回路。 ２ 少くとも第１及び第２のトランジスタを有し、上記
   第１及び第２のトランジスタのエミツタがそれ等に共通
   の電流制限回路を通じて第１の電源端子に接続され、上
   記第１のトランジスタのコレクタが第１のインタピーダ
   ンス回路を通じて（又は通ずることなしに）、上記第２
   のトランジスタのコレクタが第２のインピーダンス回路
   を通じて上記第１の電源端子と対をなす第２の電源端子
   に夫夫接続され、上記第１及び又は第２のトランジスタ
   のベースに対する論理入力に基づき上記第２のインピー
   ダンス回路の上記第２のトランジスタのコレクタ側より
   論理出力が得られるようになされた半導体論理回路にお
   いて、両端が上記第２のイピーダンス回路の上記第２の
   トランジスタのコレクタ側及びそれとは反対側に夫々接
   続されてなり、上記第２のトランジスタのオン時、上記
   第２のインピーダンス回路に、上記第２のトランジスタ
   を通じて流れる電流の予定の電流範囲値より大なる電流
   値の電流が流れた場合、導通状態となって、上記第２の
   インピーダンス回路の上記第２のトランジスタのコレク
   タ側で得られる上記論理出力のレベルを、予定のレベル
   範囲内に在らしめるダイオードが設けられ、上記第１の
   インピーダンス回路（又は上記第１のトランジスタのコ
   レクタ）及び第２のインピーダンス回路の上記第２の電
   源端子側が互に接続されて、その接続点と上記第２の電
   源端子との間に、第３のインピーダンス回路が介挿され
   てなる事を特徴とする半導体論理回路。