JPH0316644B2 - - Google Patents
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- JPH0316644B2 JPH0316644B2 JP56078985A JP7898581A JPH0316644B2 JP H0316644 B2 JPH0316644 B2 JP H0316644B2 JP 56078985 A JP56078985 A JP 56078985A JP 7898581 A JP7898581 A JP 7898581A JP H0316644 B2 JPH0316644 B2 JP H0316644B2
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- JP
- Japan
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- transistor
- current
- collector
- emitter
- load
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-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
- G05F1/10—Regulating voltage or current
- G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is DC
- G05F1/56—Regulating voltage or current wherein the variable actually regulated by the final control device is DC using semiconductor devices in series with the load as final control devices
- G05F1/565—Regulating voltage or current wherein the variable actually regulated by the final control device is DC using semiconductor devices in series with the load as final control devices sensing a condition of the system or its load in addition to means responsive to deviations in the output of the system, e.g. current, voltage, power factor
- G05F1/569—Regulating voltage or current wherein the variable actually regulated by the final control device is DC using semiconductor devices in series with the load as final control devices sensing a condition of the system or its load in addition to means responsive to deviations in the output of the system, e.g. current, voltage, power factor for protection
- G05F1/573—Regulating voltage or current wherein the variable actually regulated by the final control device is DC using semiconductor devices in series with the load as final control devices sensing a condition of the system or its load in addition to means responsive to deviations in the output of the system, e.g. current, voltage, power factor for protection with overcurrent detector
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- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Electromagnetism (AREA)
- General Physics & Mathematics (AREA)
- Radar, Positioning & Navigation (AREA)
- Automation & Control Theory (AREA)
- Continuous-Control Power Sources That Use Transistors (AREA)
Description
【発明の詳細な説明】
この発明は負荷に流れる過電流を制限する過電
流制限回路、特にトランジスタ回路における過電
流を制限する過電流制限回路に関する。
流制限回路、特にトランジスタ回路における過電
流を制限する過電流制限回路に関する。
一般に負荷が純抵抗負荷の場合には抵抗で決ま
る電流しか流れないが容量負荷の場合には負荷に
電荷が充電されるまで駆動トランジスタは瞬間的
に低インピーダンスとなりこのためこのトランジ
スタに過大電流が流れ駆動トランジスタが破壊ま
たは劣化される。
る電流しか流れないが容量負荷の場合には負荷に
電荷が充電されるまで駆動トランジスタは瞬間的
に低インピーダンスとなりこのためこのトランジ
スタに過大電流が流れ駆動トランジスタが破壊ま
たは劣化される。
この発明は上記欠点を鑑みてなされ種々の負荷
に対する過大電流を制限する過電流制限回路を提
供することを目的とする。
に対する過大電流を制限する過電流制限回路を提
供することを目的とする。
以下図面を参照してこの発明の実施例を説明す
る。
る。
第１図はこの発明に係る過電流制限回路を示す
一実施例であり、この実施例によると、NPNト
ランジスタＱ１のベースは信号入力源に接続さ
れ、このトランジスタＱ１のエミツタは接地さ
れ、コレクタは抵抗Ｒ１を介してNPNトランジ
スタＱ２のエミツタに接続されている。このトラ
ンジスタＱ２のベースは基準電圧源Ｅに接続さ
れ、コレクタはPNPトランジスタＱ３のベース
に接続されると共に抵抗Ｒ２を介して電源Vccに
接続される。このトランジスタＱ３のエミツタは
NPNトランジスタ即ち出力トランジスタＱ４の
コレクタ及び電源Vccに接続される。この出力ト
ランジスタＱ４のベースはトランジスタＱ３のコ
レクタに接続されエミツタは負荷Ｌを介して接地
されている。また、この出力トランジスタＱ４の
ベース及びエミツタはNPNトランジスタＱ５の
ベース及びエミツタに夫々接続されている。この
NPNトランジスタＱ５のコレクタは抵抗Ｒ３を
介して電源Vccに接続されると共にPNPトランジ
スタＱ６のベースに接続されている。このトラン
ジスタＱ６のエミツタ及びコレクタは電源Vcc及
びトランジスタＱ２のエミツタに夫々接続されて
いる。
一実施例であり、この実施例によると、NPNト
ランジスタＱ１のベースは信号入力源に接続さ
れ、このトランジスタＱ１のエミツタは接地さ
れ、コレクタは抵抗Ｒ１を介してNPNトランジ
スタＱ２のエミツタに接続されている。このトラ
ンジスタＱ２のベースは基準電圧源Ｅに接続さ
れ、コレクタはPNPトランジスタＱ３のベース
に接続されると共に抵抗Ｒ２を介して電源Vccに
接続される。このトランジスタＱ３のエミツタは
NPNトランジスタ即ち出力トランジスタＱ４の
コレクタ及び電源Vccに接続される。この出力ト
ランジスタＱ４のベースはトランジスタＱ３のコ
レクタに接続されエミツタは負荷Ｌを介して接地
されている。また、この出力トランジスタＱ４の
ベース及びエミツタはNPNトランジスタＱ５の
ベース及びエミツタに夫々接続されている。この
NPNトランジスタＱ５のコレクタは抵抗Ｒ３を
介して電源Vccに接続されると共にPNPトランジ
スタＱ６のベースに接続されている。このトラン
ジスタＱ６のエミツタ及びコレクタは電源Vcc及
びトランジスタＱ２のエミツタに夫々接続されて
いる。
上記回路構成において基準電圧源Ｅ、トランジ
スタＱ２及び抵抗Ｒ１は定電流源を構成し基準電
圧源Ｅの電圧VZとエミツタ抵抗Ｒ１によつて定
まる一定電流を流す。トランジスタＱ２の電流増
幅率が高くベース電流を無視したとすればこのト
ランジスタＱ２のコレクタ電流iCは略ic＝（VZ−
Q2のベース・エミツタ間電圧）÷R1となる。抵
抗Ｒ２はトランジスタＱ１がOFFとなつたとき
トランジスタＱ１のリーク電流を阻止する機能を
有する。そして、この抵抗Ｒ２の抵抗値はリーク
電流による電圧降下によりトランジスタＱ３が
ONしないような値に決められてある。
スタＱ２及び抵抗Ｒ１は定電流源を構成し基準電
圧源Ｅの電圧VZとエミツタ抵抗Ｒ１によつて定
まる一定電流を流す。トランジスタＱ２の電流増
幅率が高くベース電流を無視したとすればこのト
ランジスタＱ２のコレクタ電流iCは略ic＝（VZ−
Q2のベース・エミツタ間電圧）÷R1となる。抵
抗Ｒ２はトランジスタＱ１がOFFとなつたとき
トランジスタＱ１のリーク電流を阻止する機能を
有する。そして、この抵抗Ｒ２の抵抗値はリーク
電流による電圧降下によりトランジスタＱ３が
ONしないような値に決められてある。
次に第１図の回路の動作を説明する。トランジ
スタＱ１のベースに正極性の入力信号が供給され
るとこのトランジスタＱ１が導通し、電流icがト
ランジスタＱ２に流れる。そして、この電流によ
る抵抗Ｒ２での電圧降下によりトランジスタＱ３
は導通し、トランジスタＱ４が導通する。その結
果、負荷Ｌに電力が供給される。この時、トラン
ジスタＱ４と並列に接続されているトランジスタ
Ｑ５も導通し、トランジスタＱ５のコレクタ・エ
ミツタ路には抵抗Ｒ３を介して電流が流れる。こ
れにより、抵抗Ｒ３の両端に現われる降下電圧が
トランジスタＱ６のエミツタ・ベース間に供給さ
れるが、正常な電力が負荷Ｌに供給されている場
合はこのトランジスタＱ６が導通されないように
抵抗Ｒ３の値が決められている。即ち、通常動作
時における前記抵抗Ｒ３での電圧降下によつては
トランジスタＱ６はオンしない。
スタＱ１のベースに正極性の入力信号が供給され
るとこのトランジスタＱ１が導通し、電流icがト
ランジスタＱ２に流れる。そして、この電流によ
る抵抗Ｒ２での電圧降下によりトランジスタＱ３
は導通し、トランジスタＱ４が導通する。その結
果、負荷Ｌに電力が供給される。この時、トラン
ジスタＱ４と並列に接続されているトランジスタ
Ｑ５も導通し、トランジスタＱ５のコレクタ・エ
ミツタ路には抵抗Ｒ３を介して電流が流れる。こ
れにより、抵抗Ｒ３の両端に現われる降下電圧が
トランジスタＱ６のエミツタ・ベース間に供給さ
れるが、正常な電力が負荷Ｌに供給されている場
合はこのトランジスタＱ６が導通されないように
抵抗Ｒ３の値が決められている。即ち、通常動作
時における前記抵抗Ｒ３での電圧降下によつては
トランジスタＱ６はオンしない。
以上のように構成された過電流制限回路におい
てトランジスタＱ４に流すことのできる最大電流
をI1、このトランジスタＱ４のエミツタ面積を
S1、トランジスタＱ４に並列に接続されているト
ランジスタＱ５の面積をS2とすればトランジスタ
Ｑ５の電流I2は次式で表わされる。
てトランジスタＱ４に流すことのできる最大電流
をI1、このトランジスタＱ４のエミツタ面積を
S1、トランジスタＱ４に並列に接続されているト
ランジスタＱ５の面積をS2とすればトランジスタ
Ｑ５の電流I2は次式で表わされる。
I2＝S2／S1・I1・α …(1)
α：定数
この式(1)に示すように、トランジスタＱ４，Ｑ
５のベース電圧は等しいのでエミツタ面積の異な
る２個のトランジスタが並列に接続されると各ト
ランジスタに流れる電流の比はエミツタ面積比と
等しくなる。上記式(1)においてトランジスタＱ
４，Ｑ５の電流密度が同じならばαは１となる。
しかしトランジスタＱ４とＱ５が同一チツプ内に
形成された場合、両トランジスタの面積比を容易
に設定できるためα≠１にすることもできる。上
式(1)で示したように正常動作時には過電流検出抵
抗Ｒ３が接続されたトランジスタＱ５には電流I2
以下の電流が流れる。負荷が短絡したりしてトラ
ンジスタＱ５を流れる電流が異常に増加しトラン
ジスタＱ６のベース・エミツタ間の抵抗Ｒ３に発
生するI2・Ｒ３なる電圧がトランジスタＱ６を導
通させるに充分なものになつた場合には、このト
ランジスタＱ６が導通する。このトランジスタＱ
６の導通にともない抵抗Ｒ１に流れる電流が増加
してトランジスタＱ２のエミツタ電位が上昇し、
このトランジスタＱ２に流れる電流が減少する。
この結果、トランジスタＱ３に対する励振電流が
小さくなりそれに伴つてトランジスタＱ４，Ｑ５
の励振電流が小さくなる帰還動作が行なわれる。
このためトランジスタＱ５の電流は減少し更にト
ランジスタＱ６の電流が減少し、その結果、トラ
ンジスタＱ２の電流がほぼ一定に保たれ、負荷Ｌ
に供給される電力もほぼ一定になる。このように
負荷Ｌに流れる電流は、トランジスタＱ４を流れ
る電流が最大許容電流I1になつたときに、上記し
たようにトランジスタＱ５、抵抗Ｒ３、トランジ
スタＱ６による帰還動作によつて制限される。
５のベース電圧は等しいのでエミツタ面積の異な
る２個のトランジスタが並列に接続されると各ト
ランジスタに流れる電流の比はエミツタ面積比と
等しくなる。上記式(1)においてトランジスタＱ
４，Ｑ５の電流密度が同じならばαは１となる。
しかしトランジスタＱ４とＱ５が同一チツプ内に
形成された場合、両トランジスタの面積比を容易
に設定できるためα≠１にすることもできる。上
式(1)で示したように正常動作時には過電流検出抵
抗Ｒ３が接続されたトランジスタＱ５には電流I2
以下の電流が流れる。負荷が短絡したりしてトラ
ンジスタＱ５を流れる電流が異常に増加しトラン
ジスタＱ６のベース・エミツタ間の抵抗Ｒ３に発
生するI2・Ｒ３なる電圧がトランジスタＱ６を導
通させるに充分なものになつた場合には、このト
ランジスタＱ６が導通する。このトランジスタＱ
６の導通にともない抵抗Ｒ１に流れる電流が増加
してトランジスタＱ２のエミツタ電位が上昇し、
このトランジスタＱ２に流れる電流が減少する。
この結果、トランジスタＱ３に対する励振電流が
小さくなりそれに伴つてトランジスタＱ４，Ｑ５
の励振電流が小さくなる帰還動作が行なわれる。
このためトランジスタＱ５の電流は減少し更にト
ランジスタＱ６の電流が減少し、その結果、トラ
ンジスタＱ２の電流がほぼ一定に保たれ、負荷Ｌ
に供給される電力もほぼ一定になる。このように
負荷Ｌに流れる電流は、トランジスタＱ４を流れ
る電流が最大許容電流I1になつたときに、上記し
たようにトランジスタＱ５、抵抗Ｒ３、トランジ
スタＱ６による帰還動作によつて制限される。
このように負荷Ｌに流れる電流値は、トランジ
スタＱ４，Ｑ５の夫々に対する許容電流I1，I2の
和、即ち（I1＋I2）電流に制限される。
スタＱ４，Ｑ５の夫々に対する許容電流I1，I2の
和、即ち（I1＋I2）電流に制限される。
第２図は、上述した過電流制限回路の負荷電
圧・電流特性を示す特性図であり、図中の破線は
本願発明に係る過電流制御回路を設けない場合の
負荷電圧・電流特性を示す。この特性図からも判
るように、トランジスタＱ４に最大許容電流I1が
流れるとともにトランジスタＱ５にトランジスタ
Ｑ６を導通させるに足りる電流I2が流れると、ト
ランジスタＱ６の導通によりトランジスタＱ２の
エミツタ電位が上昇するので、負荷電流は（I1＋
I2）に制限される。この場合、上記電流値（I1＋
I2）を負荷Ｌに対する許容電流値に設定すれば、
負荷に過電流が流れるのを制限できるものであ
る。
圧・電流特性を示す特性図であり、図中の破線は
本願発明に係る過電流制御回路を設けない場合の
負荷電圧・電流特性を示す。この特性図からも判
るように、トランジスタＱ４に最大許容電流I1が
流れるとともにトランジスタＱ５にトランジスタ
Ｑ６を導通させるに足りる電流I2が流れると、ト
ランジスタＱ６の導通によりトランジスタＱ２の
エミツタ電位が上昇するので、負荷電流は（I1＋
I2）に制限される。この場合、上記電流値（I1＋
I2）を負荷Ｌに対する許容電流値に設定すれば、
負荷に過電流が流れるのを制限できるものであ
る。
第３図はこの発明の他の実施例を示し、この第
３図の実施例では過電流検出用トランジスタＱ６
のコレクタがトランジスタＱ７のベースに接続さ
れ、このトランジスタＱ７のコレクタは電源VCC
に接続され、またエミツタはトランジスタＱ２の
エミツタに接続されている。
３図の実施例では過電流検出用トランジスタＱ６
のコレクタがトランジスタＱ７のベースに接続さ
れ、このトランジスタＱ７のコレクタは電源VCC
に接続され、またエミツタはトランジスタＱ２の
エミツタに接続されている。
第３図に示した実施例は、トランジスタＱ２の
コレクタ側に接続した抵抗Ｒ２に流れる電流を、
トランジスタＱ２と差動対をなすトランジスタＱ
７のベース電位に応じて制御する。即ち、トラン
ジスタＱ５に許容電流I2が流れると、トランジス
タＱ６が導通するが、この導通によりトランジス
タＱ７のベース電位が上がる。この結果、トラン
ジスタＱ７と差動対をなすトランジスタＱ２に流
れる電流は減少して、トランジスタＱ５のコレク
タ電流が減少しトランジスタＱ６がオフとなる。
このとき、トランジスタＱ６がオフになるととも
にトランジスタＱ７もオフになり、負荷Ｌに流れ
る電流を（I1＋I2）に制限できる。従つて負荷が
短絡したような場合においても、負荷に過大電流
が流れるのを防止し得る。
コレクタ側に接続した抵抗Ｒ２に流れる電流を、
トランジスタＱ２と差動対をなすトランジスタＱ
７のベース電位に応じて制御する。即ち、トラン
ジスタＱ５に許容電流I2が流れると、トランジス
タＱ６が導通するが、この導通によりトランジス
タＱ７のベース電位が上がる。この結果、トラン
ジスタＱ７と差動対をなすトランジスタＱ２に流
れる電流は減少して、トランジスタＱ５のコレク
タ電流が減少しトランジスタＱ６がオフとなる。
このとき、トランジスタＱ６がオフになるととも
にトランジスタＱ７もオフになり、負荷Ｌに流れ
る電流を（I1＋I2）に制限できる。従つて負荷が
短絡したような場合においても、負荷に過大電流
が流れるのを防止し得る。
以上述べたようにこの発明によれば出力トラン
ジスタに過大電流が流れた場合、この過大電流を
検出しこの過大電流を制限することを簡単な回路
構成によつて実現できかつIC化に適した過電流
制限回路が提供される。
ジスタに過大電流が流れた場合、この過大電流を
検出しこの過大電流を制限することを簡単な回路
構成によつて実現できかつIC化に適した過電流
制限回路が提供される。
第１図はこの発明の一実施例に従つた過電流制
限回路付電圧供給回路の回路図、第２図は電圧供
給回路の電圧・電流特性図そして第３図は他の実
施例に従つた過電流制限回路付電圧供給回路を示
す。 Ｑ１乃至Ｑ７……トランジスタ、Ｒ１乃至Ｒ３
……抵抗、Ｌ……負荷、Vcc……電源、Ｅ……基
準電圧源。
限回路付電圧供給回路の回路図、第２図は電圧供
給回路の電圧・電流特性図そして第３図は他の実
施例に従つた過電流制限回路付電圧供給回路を示
す。 Ｑ１乃至Ｑ７……トランジスタ、Ｒ１乃至Ｒ３
……抵抗、Ｌ……負荷、Vcc……電源、Ｅ……基
準電圧源。
Claims (1)
- 【特許請求の範囲】 １ 入力信号が印加される入力トランジスタＱ１
とこの入力トランジスタＱ１のコレクタ側に直列
に接続した第１の抵抗Ｒ１とを含んで成る直列回
路と、 前記直列回路にコレクタ・エミツタ電流路を直
列に接続し、通常動作時に定電流を出力する第１
のトランジスタＱ２と、 前記第１のトランジスタＱ２のコレクタ電流の
変化を電圧に変換し、この電圧に応じた第１の電
流を出力する第１の手段Ｒ２，Ｑ３と、 コレクタ・エミツタ電流路を有し、前記第１の
電流がベースに供給され、そのコレクタ・エミツ
タ電流路に第２の電流を流す第３のトランジスタ
Ｑ４と、 コレクタ・エミツタ電流路を有し、前記第１の
電流がベースに供給され、そのコレクタ・エミツ
タ電流路に第３の電流を流す第３のトランジスタ
Ｑ５と、 前記第２、第３の電流が共に供給される負荷Ｌ
と、 前記第３の電流の変化を電圧に変換し、この第
３の電流が所定値を越えたときに動作して、その
変換された電圧に応じた第４の電流を出力する第
２の手段Ｒ３，Ｑ６と、 前記第３の電流が所定値を越えたときに生じる
前記第４の電流を前記直列回路を通して流し、前
記第１のトランジスタのエミツタを逆バイアスし
てこの第１のトランジスタの出力電流を減少する
手段と、 を具備する過電流制限回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7898581A JPS5717034A (en) | 1981-05-25 | 1981-05-25 | Overcurrent limiting circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7898581A JPS5717034A (en) | 1981-05-25 | 1981-05-25 | Overcurrent limiting circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5717034A JPS5717034A (en) | 1982-01-28 |
| JPH0316644B2 true JPH0316644B2 (ja) | 1991-03-06 |
Family
ID=13677180
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7898581A Granted JPS5717034A (en) | 1981-05-25 | 1981-05-25 | Overcurrent limiting circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5717034A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6117362A (en) * | 1997-11-07 | 2000-09-12 | University Of Georgia Research Foundation, Inc. | Long-persistence blue phosphors |
| US6953536B2 (en) | 2003-02-25 | 2005-10-11 | University Of Georgia Research Foundation, Inc. | Long persistent phosphors and persistent energy transfer technique |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5931960B2 (ja) * | 1979-12-03 | 1984-08-06 | 新日本製鐵株式会社 | 刻印方法及び装置 |
-
1981
- 1981-05-25 JP JP7898581A patent/JPS5717034A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5717034A (en) | 1982-01-28 |
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