JPS5864068A - 不揮発性半導体メモリの書き込み方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明はＭＯθ構造ｔ−Ｎする浮遊ゲート型不揮発性
半導体メモリに関する。

従来のラッギー・エレク）ｏン注入型の不揮発性半導体
メモリにおいて、浮遊ゲート電極へキャリアを注入する
方法を第１図（ａ）、第１図（ｂ）、第１図（Ｃ）及び
第２１！？！Ｊｔ−用いて説明する。第１図（ａ）Ｉｄ
、その平面図、第１図（ｂ）　ｈ、第１図（ａ）のＡ−
Ａ’線に沿った断面図、第１図（ｃ）は、第１図ｒａ）
に示した不揮発性半導体メモリのｔｌｊｓ的等価回路□
□□でおる。

以下、配憶トランジスタがＮ型の場合について浮遊電極
ゲートへのキャリアの注入方法を説明する。Ｐ型半導体
基板１の表面に互いに間隔管おいてＮ型のソース領域２
及びドレイン領域３含設け。

ソース髄域２とドレイン声域５の間の２つのチャネルＩ
ｎ　ｂｉｔ　ｔｔ及びｔ３の上にそれぞれ第２のゲート
絶縁膜４及び第３のゲート絶縁ＩＰ５を形成し、ドレイ
ン領域６の上の第１のゲート絶縁膜６及び第５のゲート
絶縁膜５の上に浮遊ゲート電極７を設け。

さらに１．第２のゲート絶［４１４の上に選択ゲートｗ
ＩＬ極８會設けｆＣＭ１図（―）及び第１図（ｂ）のよ
うな構造のメモリに゛おいて、従来、次のような方法で
浮遊ゲート電極７ヘキヤリア管注入していた。

欠員につづく。

第１図（ａ）及び第１図（１，）に示したようなメモリ
において、浮遊ゲート電極７ｎ、他の電極と第１図（Ｃ
）に示すような電気的等価回路で容量結合してい゛る。

第１図（ｃ）において、’７８Ｇは選択ゲート電極８の
電位％ＶＤｔｉドレイン電極５の電位％ＶＦＶｉ浮遊ゲ
ート電極７の電位、■“−〇　は半導体基極１の電位で
ある。一般に半導体基１１１の電位をアースにするので
、７６１１１　＝　Ｏである。また、ＱＩＩＧは浮遊ゲ
ート電極７と選択ゲート電極８との間の静電容量、ＱＤ
は浮遊ゲート電極７とドレイン電極３との間の静電容量
、Ｑｓｕｂ　は浮遊ゲート電極７と半導体基板１との間
の静電−容量である。第１図（ａ）。

第１図（ｂ）から明らかなように１．Ｏｎ）＞Ｏｓ。、
Ｃ１゜である構造にしである。従って、常に（１）式が
成り立っている。

ｖｌユＶＤ　　・・・・・・・・・・・・・・・　（１
）（１）式より、ドレイン領域５に大きな電圧を印加す
ると、浮遊ゲート電極７の下のチャネル領域ＪＬｓｔ！
反転し、さらにドレイン領域ＶＣ接しているため、ｔヤ
ネル領域Ａ、の表面ポテンシャルはがなり低く曲げられ
る。即ち、第１図（ｂ）のｃ　−ｃ　’線に沿った断面
でバンド構造を描くと、＠２図のようになっている。表
面ポテンシャルφ戸は半導体基嶽１の表面部分において
、第２図に示すように曲げられている。（１）式より、
近似的にφ−は（２）式のようになる。

φ−シＶＤ　　……・・１旧・・５（２）従って、一方
のチャネルＪ！電が蓄積状態（チャ、ンネルＪ１１が反
転してない状態）で、ソース領域２から半導体基板１に
順方向電流を流すと、その基板内の、電子は、第２図矢
印りに沿って基板内部から浮遊ゲート電極７に注入され
る。このような注入方式をラッキー・エレクトロン注入
と呼ぶ。

特に、順方向電流によるラッキー・エレクトロン注入を
、バイポーラ・ラッキー・エレクトロン注入と呼ぶ。こ
こで、電子が注入されるためには、第２図より明らかな
ように、次式を満足する必要がある。

φ−〉φＯ・・；・・・・・・・・・・・・・・・　（
３）ここで、φｃｉは半導体基１１１と第３のゲート絶
縁＠５との伝導帯エネルギーの差である。半導体基１１
１１がシリ；ンで、第５のゲーＦ絶縁膜５が二酸化シリ
コン族の場合は、φＱ％五２ｖである。

一般に、基板内から浮遊ゲート電極７に電子が進む間に
１．非弾性散乱により電子はエネルギーの一部を失なう
、チャネルＡ、の表面において、（３）式を満足する電
子のみ、浮遊ゲート電極７へ入ることができる。従って
、基板側からラッキー・エレクトロン注入するタイプの
メモリの場合には、半導体基１１１のａｍを高くして、
バンドの曲がっている部分の空乏領域の幅ｄを短かくシ
、゛非弾性散乱によるエネルギー損失を少なくしている
。

第３図は、ゲート絶縁＠５の膜厚が２００！の場合の基
板中の電子を浮遊ゲート電極７へ注入するのに必要な最
低ドレイン電圧（最低゛書込み電圧）ｙｖｏの基板濃度
依存性を示す図である。基板濃度ぎムが高い程、最璧嘗
込み電圧ｙｖｏは小さくできる。また、第４図は、書込
み特性（基板内部から浮遊ゲート電極７に注入される電
子の割合）のチャネルＬ１の長石に対する依存性である
。縦軸のΔＶテは、ドレイン領域５（ドレイン電流）に
対するチャネルＡ、の閾値電圧（反転電圧）の書込み前
後の差であり、ＩＤ／１１１１３　Ｖ１％書込み時にお
いてソース領域２′から基鈑１に注入したインジェクタ
電流工１菖ネ　に対するドレイン電流１１の比である。

もちろん工すが大きくなる程、浮遊ゲートに入る電子は
多くなる。また、Δ７７が大きい程、浮遊ゲート電極７
に電子が注入されたことを意味し、ＩＤ／ｌ１ｌｌｊ　
　が大きい程、むだな基板電流が少ないことを意味して
いる。

第４図より明らがなように、電子の注入効率はチャネル
Ｉｌ、の長さに大きく依存している。すなねち、ＩＩＳ
が長い程工１−コ　は基板中に流れてＩＤとなる電流が
減少する。逆に１チャンネルＪＬ、の長さが短かい程、
Ｉｎが多くなって効率良く工ｐの一部は、浮遊ゲート電
極７へ入ることができる。

しかし、チャネルＡ、の長さがかなり長くても、少しで
はあるが、書込みが行なわれる。上述し穴ことにより、
メモリセルの分離は、集積度が増大すればする程、つま
り、各々のメモリセルが接近すればする程、■菌がとな
りのメモリセルに流れるので、困難となる。

以上説明し几ように、従来の順方向電流を利用したバイ
ポーラ・ラッキー・エレクトロン注入型メモリの場合、
次のような欠点がある。

（１）　　１１方向電流を必要とする次めに、極性の異
なる電源が必要となり、２電源書込みとなる。

（２）順方向電流を使用すること及び注入効率力予悪い
ことから、書−込みに大きな電流を必要とする。

（３）基板内に流れる順方向電流を利用しているために
、各メモリ間の分離がむづかしい。

（４）　　半導体基板として高濃度な基板を利用するた
めに、耐圧が低くな２てしまう。

（５）　　書込み特性のパターンに対する依存性が大き
く、素子のバラツキの原因になる。

従って、順方同電流を利用したバイポーラ・ラッキー・
エレクトロン注入型メモリは、低プログラム電圧である
という長所を持ちながら、なかなか実用にいたらなかつ
几。

本発明は、上記のような欠点を克服するためになされた
ものであり、順方向電流を利用し逢い高集積化に適した
ラッキー・エレクトロン注入タイプの不揮発性半導体メ
モリを提供するものである。

本発明による順方向を使用しないラッキー・エレクトロ
ン注入による浮遊ゲート屋不揮発性半導体メモリの構造
、記憶書込み方法、記憶読み出し方法及び記憶消去方法
について詳細に説明する。

本発明の記憶書込みに順方向電流を使用しないで、チャ
ネル・ラッキー・エレクトジン注入方法を使用する浮遊
ゲート型不揮発性半導体メモリの構造について説明する
。

本発明のチャネル・ラッキー・エレク）　ｕ　ン注入方
法による浮遊ゲート型不揮発性半導体メモリは、従来の
記憶書込みに順方向電流を使用するバイポーラ・ラッキ
ー・エレクトロン注入方法による浮遊ゲート型不揮発性
半導体メモリの構造を使用することにより可能になる。

′従って、本発明のチャネル・ラッキー・エレクトロン
注入型不揮発性半導体メモリの記憶書込み方法を、従来
のバイポーラ・ラッキー・エレクトロン注入型不揮発性
半導体メモリの構造を用いて説明する。

第５図（ａ）Ｆｉ、第１図（ｂ）と同じ構造のメモリの
断面図である。第５図（ｂ）は、ｗｃｓ図（、）のソー
ス領域２からドレイン領域５の間のチャネル領域Ｌ１及
びＬ！の半導体表面近傍の３次元のポテンシャル分布を
示しｆｃ■である。選択ゲート電極８に、選択ゲート電
圧Ｖ−・を印加し、チャネルＡｔ　’に弱反転もしくは
反転させ、さらに、ドレイン領域３にドレイン電圧ＶＤ
を印加して、チャネル２雪を反転させる。チャネル２１
及びチャネルａ！か弱反転もしくは反転すると、ソース
領域２とドレイン領域３の間にドレイン電、流よりが流
れる。チャネル２１が強反転するようなドレイン電圧Ｖ
Ｄを印加すると、チャネル、９１及びチャネルＪ２．の
半導体表面近ｄの電子に対するポテンシャル分布は、第
５図（ｂ）のようになる。即ち、チャネルＬ１　とチャ
ネルＩＩ、の接する半導体表面の領域において、急激な
ポテンシャル勾配の差が生じる。このポテンシャル勾配
の差が、半導体基板１とゲート絶縁膜５の伝導帯準位の
差φ０（半導体基板１がシリコン、ゲート絶縁膜５が二
眼化シリコンの場合は、φＣキ五２Ｖ）より小さな場合
、ソース領域２から流れ出た電子は、第５図（ｂ）の矢
印りのように、チャネルＬ１とチャネルＩ１．ｓの接す
る部分で加速され、ドレイン領域３に入る。ドレイン電
圧ＶＤをさらに大きくして、ＶＤ）φＯとすると、ソー
ス領域２からの電子は矢印りの所で急激に加速され、そ
の電子の一部は第５のゲート絶縁［５をとび越えて、浮
遊ゲート電極７に入ることができる。

第！１４（１））Ｈ１基鈑が５　Ｘ　１０　”ａｔｏｍ
ｓｓｃ＋１　　のア型シリコンゲート絶縁膜が二債化シ
リコンで、ｔ　ｏｘｌ　＝　８０　ＯＡ、　　ｔｏｘｇ
　＝　６０．Ａ　　のメモリにおいて、Ｖｎ＝６Ｖ、Ｖ
ｐ＝６Ｖ　ｔｌ’）時の５次元ポテンシャル分布図であ
る。即ち、チャネル電流によるラッキー−エレクトロン
注入が可能となる。なぜ彦ら、チャネル２重と１．が接
する半導体表面のポテンシャル勾配の差が、φａキ＆２
Ｖより大きいからである。チャネル・ラッキー・エレク
トロン注入は、第５図（ｂ）のポテンシャル分布より明
らかなように、チャネル２１とチャネル２１の交わる部
分４５において、電子が浮遊ゲート７に注入される。す
′なわち、チャンネルの中間点（部分４５）で、電子が
浮遊ゲート７に飛びこむわけである。（＠５図（ａ）の
矢印りのように、電子が注入される。） 以上の説明から明らかなように、本発明のチャネル・ラ
ッキー・エレクトロン注入型不揮発性半導体メ毫りは、
浮遊ゲート電極への注入キャリアとして、チャネル電流
の一部を用いるために、次のような利点がある。

（１）電源が１電源記憶書込みである。

（２）　　低電流書込みであるー。

（３）　　メモリ間の分離が容易である。

（４）　　チャネル方向への加速によるラッキー・エレ
クトロン注入であるので、記憶書込み効率が基板濃度に
左右されにくい。

（５）選択ゲートトランジスタの閾値電圧を低くするこ
とが容易である。

（６）　　書込み効率のパターン依存性が少ない。

上記の利点から明らかなように、本発明のメモリは、従
来の順方向電流を利用したバイポーラ・ラッキー会エレ
クトロン注入型不揮発性半導体メモリを飛躍的に進歩さ
せ次ものである。

次に、記憶の読み出しは、選択ゲート電極８の下のチャ
ネルｊ！Ｌを反転させ元状態で、ドレイン領域に読み出
し電圧Ｖｎ１ｉ印加することによって行なわれる。即ち
、浮遊ゲート電極７に電子が多数書込まれ元状態では、
チャネルｉ３は低コンダクタンスとなり、ドレイン雷流
工ｐは流れない。

逆に、浮遊ゲート電極７に電子があまり入っていない状
態では、チャネルＬ鵞が高コンダクタンスとなり、ドレ
イン電流工ｐが流れることから、浮遊ゲート電極７に記
憶された情報が読み出される。

次に、浮遊ゲート電極７に蓄積された記憶の消去は、次
のような方法で行なわれる。

まず、第１の方法は、紫外線を浮遊ゲート電極７に照射
し、浮遊ゲート電極７中の電子を励起し、浮遊ゲート電
極中の電子を半導体基板１に流出させる方法である。

第２の方法は、浮遊ゲート電極７のまわりに容量結合し
ているａずれかの電極に高電圧を印加しテ、浮遊ケート
電極７とその電極との間にトンネル電流を流し、浮遊ゲ
ート電極７中の電子を流出させる方法である。′ 記憶消去に関して、第１の方法は簡単であるので゛、第
２の方法について、いくつかの実施例をあげて詳細に説
明する。

第５図（ａ）に示す構造のメモリは、浮遊ゲート電極７
に注入された電子を選択ゲート電極８に電気的に抜きと
ることができる。浮遊ゲート電極７は、ドレイン領域５
と最も強く容量結合しており、選択ゲート電極８は浮遊
ゲート電極７と弱く容量結合している。従って、ドレイ
ン領域５に対シて、選択ゲート電極８に正の消去電圧を
印加すると、選択ゲート電極８と浮遊ゲート電極７との
間の絶縁膜４６に頃ぼ全消去電圧が加わる。選択ゲート
電極８と浮遊ゲート電極７との間の絶縁膜に消去電圧が
印加されると、トンネル電流が選択ゲート電極８から浮
遊ゲート電極７へと流れる。即ち、浮遊ゲート電極中の
電子が選択ゲート電極８へと流出されて、消去が可能と
なる。

次に、第６図（ａ）と（ｂ）に示す実施例のメモリにつ
いては、浮遊ゲ、−ト電極中の電子を電気的にソース領
域に抜きとることができる。浮遊ゲート電極７の一部が
、薄い絶縁ＰＡ１０’９介してソース領域２にオーバラ
ップした構造である。第６図（ａ）はその平面図、第６
図（ｂ）は、第６図（ａ）のに−１１ｊ’線に沿った断
面図である。浮遊ゲート電極７とソース領域２とを薄い
絶縁膜ヲ介してオーバーラツプして形成することにより
、浮遊ゲート電極７はソース領域２と容量結合する。オ
ーバーラツプの面積を小さくすれば、浮遊ゲート電極７
はソース領域２と弱い容量結合をする。従って、ソー°
ス領域２に、ドレイン領域３に対して正の消去電圧を印
加すると、薄い絶縁膜１０に消去電圧が加わり、その結
果、ソース領域２から浮遊ゲート電極７ヘトンネル電流
が流れる。即ち、浮遊ゲート電極中の電子は、ソース領
域へ抜きとられる。薄い絶縁膜１０が、約１０ＯＡの二
酸化シリコン酸であれば、１０７以下の消去電圧により
、浮遊ゲート電極中の電子はソース領域へと抜きとられ
る。

第７図に示す構造のメモリは、浮遊ゲート電極７中の電
子を電気的に消去用電極２１に抜きとることができる。

その構造は、Ｐ型の半導体基板の表面にＭｆｌｌの消去
用電極２１を設け、薄い絶ＩＭＢ！Ａを介してその上に
浮遊ゲート電極の一部を設けたメモリである。浮遊ゲー
ト電極７は、消去用電極２１と弱い容量結合している。

従って、ドレイン領域５に対して、消去用電極２１に消
去電圧を印加すると、消去用電極２１と浮遊ゲート電極
７との間の絶縁膜に消去電圧が加わり、トンネル電流が
、消去用電極２１から浮遊ゲート電極７へと流れる。即
ち、浮遊ゲート電極７から消去領域２１へと電子が流れ
出る。

以上、メモリに記憶された情報を電気的に消去する構造
を説明したが、いずれの実施例においても、ソース領域
２とドレイン領域３との間に大きなドレイン電流が流れ
ないように、各電極の宵１位に注意する必要があること
は言うまでもない。

ところで、一般に本発明の不揮発性半導体メモリを作製
し、動作させると、ドレイン電流が経時変化してしまう
、この原因は、浮遊ゲート電極７が、完全にシールドさ
れていないために、外部電位によって変化しやすいため
である。そこで、とのドレイン電流の経時変化を改善す
るために、浮遊ゲート電極７の上に、ゲート絶縁膜９を
介してシールド電極８を設けると良い。第８図（ａ）と
（１，）はそのシールド電極を設は良実施例である。

第８図（！Ｌ）Ｆｉその平面図、第８図（１＋）は、第
８図（ａ）のＧ−Ｇ’線に沿った断面図である。シール
ド電極８の電位は、＝般にいずれかの他の電極の電位と
同電位に設定されていれはよい。第８図（ａ）と（ｂ）
の実施例は、シールド電極が選択ゲート電極８と同電位
になっている場合の構造である。シールド電極と選択ゲ
ート電極が同一プロセスで作製されると、第８図の実施
−の□ような構造のメモリになる。

以上説明したように、本発明のチャネル・ラッキー・エ
レクトロン注入型不揮発性半導体メモリは、従来のバイ
ポーラ・ラッキー・エレクトロン注入型不揮発性半導体
メモリの長所である低プログラム電圧書込みの他に、さ
らに書込み方法の簡単化、低消費電力化、高集積化にお
いて飛躍的に改善を達成するものである。

本発明の実施例のメモリは、Ｐ型半導体基極上に設けｆ
ｔ−Ｍ型のＭ０８トランジスタであった。しかし、遊に
、Ｎ型基鈑上にＰ型のメモリＭｏｂ）ランジスタも同様
に作製できる。また、絶縁基極上の上に設けられた半導
体層にも、メモリは作製できる。

【図面の簡単な説明】

第１図（荀は、従来のバイポーラ・ラッキー・エレクト
ロン注入型不揮発性半導体メモリの一実施例の平面図で
あり、第１図（１，）は、第１図（ａ）のムーム′線に
沿った断面図、第１図（Ｃ）は、第１図（ａ）及び（１
＋）で示した不揮発性半導体メモリの電気的等価回路図
である。 第２図は、第１図（ｂ）のｃ−ｃ’線の断面に沿つて描
いたバンド構造を示す図である。第５図は、従来のバイ
ポーラ・ラッキー・エレクトロン注入型不揮発性半導体
メモリの最低書込み電圧の基板濃度依存性を示すグラフ
図である。第４図は、従来のバイポーラ・ラッキー・エ
レクトロン注入型不揮発性半導体メモリの書込み特性の
チャネルｊ！、の長さ依存性を示すグラフ図である。 第５図（＆）と（ｂ）は、それぞれ本発明のチャネル・
ラッキー・エレクトロン注入型不揮発性半導体メモリの
書込み原理を示す図であり、第５図（、）はその断面図
、第５図（ｂ）は、第５図（＆）の半導体表面近傍のｔ
子に対するポテンシャル分布を示すグラフ図の一例であ
る。 第６図（ａ）と第７図は、七糺ぞれ電気的にメモリの記
憶を消去するための実施例の平面図であり、第６図（ｂ
）は、第６図（ａ）の１！ｌ−Ｅ’線に沿った断面図で
ある。第８図（ａ）ｌｄ　、本発明のチャネル・ラッキ
ー・エレクトロン注入型不揮発性半導体メモリに、シー
ルド電極を設けた一実施例の平面図であり、第８図（１
，）は、第８図（ａ）のＧ−Ｇ’線に沿った断面図であ
る。 １・・・・・：Ｐ型半導体基板 ２・・・・・・Ｎ型ソース領域 ３・・・・・・ｙｍドレイン領域 ４・・・・・・第２のゲート絶縁績 ５・・・・・・第５の　　？ ６・・・・・・第１の　　１ ７・・・・・・浮遊ゲート電極 ８・・・・・・選択ゲート電極 以上 出願人　工業技術院長石板誠− 出願人　株式会社第二精工舎 代理人　弁理士最上　務 ＠１　＠＜ａ＞ ＠１Ｎ（Ｃ） 第２図 第３、図 ／ｖＡ（ａｔｏｍｓ　・ｃｔｙｐり 窮４因 ご゛ 倉 Ｉｔ　　／ＩＩ／）フッ 打 第５図（か）

Claims (1)

1. 【特許請求の範囲】 （１）第１導電型の半導体基板表面部分く互いに間隔を
   置いて設けられた第１導−型と異なる第２導ｔｆＪのソ
   ース・ドレイン領域と、前記ドレイン領域上に設けられ
   た第１のゲート絶縁膜と、前記ソース・ドレイン領域間
   の半導体基板表面部分の第１のチャネル領域と、前記第
   １のチャネル領域上に設けられた第２のゲート絶縁膜と
   、前記ソース・ドレイン領域間の前記第１のチャネル領
   域以外の表面部分に存在して、前記ドレイン領域と少な
   くとも一部が接する第２のチャネル領域と、前記第２の
   チャネル領域上に設けられたｙ４ｓのゲート絶縁膜と、
   前記第１及び第５のゲート絶縁膜上に設けられた浮遊ゲ
   ート電極と、前記第２のゲート絶縁膜上に設けられた選
   択ゲート電極とから成り、前記半導体基板に対して前記
   ドレイン領域に逆方向電圧でおる第１の電圧を印加する
   ことにより前記Ｍ２のチャネル領Ｍ’に反転せしめると
   ともに、前記半導体基板に対して前記選択ゲートを椿に
   前記第１の電圧と−１じ極性の第２の電圧を印加するこ
   とにより前記Ｎ１のチャネル領域を弱反転もしくは反転
   せしめ、前記第１のチャネル領域と前記第２チヤネル領
   域の接する領域の近傍の前記半導体表面部分において、
   前記ソース領域から加速されて流出されるチャネルｔｇ
   の一部を前記第２のチャネル領域上の前記浮遊ゲー）［
   極へキャリアを注入すること′ｆ：％徴とする不揮発性
   半導体メモリ。 （２）前記半導体基板に対して、前記ドレイン領域に前
   記第１の電圧と同じ極性でしかも小さな第５の電圧を印
   加すると共に、前記半導体基板に対して、前記選択゛ゲ
   ート電極にも前記第１の電圧と−じ極性でしかも小さな
   第４の電圧を印加することにより、前記浮遊ゲート電極
   に配憶され−ｆｃ！荷に依存して前記ドレイン領域から
   流出あるいは流入するｔｍを検出して記憶の読み出しを
   行なうことを特徴とする特許請求の範囲第１項記載の不
   揮”発性半導体メモリ。 （３）前記浮遊ゲート電極と前記選択ゲー）１葎とを、
   絶縁膜を介して一部重さねて設け１、前記ドレイン領域
   に対して前記選択ゲート電極に前記第１の電圧と同じ極
   性の第５の電圧を印加することにより・、前記浮遊ゲー
   ト電極中に注入されている電荷を抜館とることを特徴と
   する特許請求の範囲第１項ま危は第２項記載の不揮発性
   半導体メモリ。 （４１前記浮遊ゲート１ｍ棒の一部と前記ソース領域の
   一部とが第４のゲート絶縁膜を介して重なるように設け
   ると共に、前記ドレイン領域に対して前記ソース領域に
   前記駆１の電圧と同じ極性の第６の電圧を印加すること
   により、前記浮遊ゲート電極中に注入されている電荷を
   抜きとること′ｔ−特徴とする特ｌＦＦＭ求の範囲第１
   項または第２項記載の不揮発性半導体メモリ。 （５）前記浮遊ゲート−極の下の前記半導体基板内に、
   第５のゲート絶縁ｌｌ１ｉ′ｆ、介して第２導ｌｌ型の
   拡散領域を設けると共に、前記ドレイン領域に対して前
   記拡散領域に前記第１の電圧と同じ極性の第７の電圧を
   印加することにより、前記浮遊ゲート電極中に注入され
   ている電荷を抜きとることを４１ｆ像とする特許請求の
   範囲第１項または第２項記載の不揮発性半導体メモリ。 （６）前記浮遊ゲート電極の上に、第６のゲート絶縁＊
   １介してシールド電極を設けたことを特徴とする特許請
   求の範囲８ｇ１項からＷＪ５項いずれか記載の不揮発性
   半導体メモリ。 （７）前記シールド電極の電位が前記選択ゲート電極の
   電位と同電位でめることｔ″特徴する特許請求の範囲娼
   ６項記載の不揮発性半導体メモリ。