JPS5864527A - 周辺システムの動作方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明はデータ処理周辺システノ、に関するものであり
、具体的には周辺デバイスを予定の基準状態へ選択的に
リセットするだめの上記システムに対する制御に関する
。

背景技術 データ処理ホスト（上位）システムと、それに取付けら
れる周辺データ記憶装置を含む川辺システムとの間の協
力関係は、システムとデータの完全性全保証するため制
御信号の交換全必要とする。

そのような制御に含１れるのはりセツティングの可能性
である。川辺システムの１つ又はそれ以上のデバイス内
に予定の動作状態を再設定するためホスト・システムは
周辺システムへ周辺システム・リセット・コマンドを送
ることが出来る。そのようなりセツティングはエラー回
復の目的及び再調整等の目的にも有用である。一般に周
辺システムでは２つの形のリセットが起きる。第１の形
のリセット、所謂選択的リセットは入出力チャネル又は
接続全弁して行なわれる。周辺デバイス又は周辺システ
ムの故障が検出されたとき、選択的り（３） セットは入出力チャネルがそれに接続されたデバイスに
対して予定の再スタート可能な動作状態にリセットする
よう信号金山すことが出来る。第２の形として、ホスト
・システムが内Ｂ（Ｓリセット、？７ＪＪａプログラム
・リセット、システム・クリヤ・リセット又は電源投入
りセツトヲ行うとき、システム・リセットが起きる。周
辺システム・リセットは入出力接続が、そのホスト・シ
ステムに接続された選ばれたチャネル又はザブチャネル
に関する動作全終結するように仕向ける。各デバイスは
リセット・コマンドの形式に従って選択的にリセットさ
れる。割込み条件、及びザブチャネルに含まれた状況情
報がリセットされる。周辺システムは、システム・リセ
ット信号が供給された入出力チャネルに関連するすべて
のデバイス及び動作ケリセットすることにより応答する
。周辺システム及び周辺デバイスには多様性があるので
、個々のリセット動作は広範に相異すること全承知され
たい。共通の要件は、周辺機システム及びデバイス？夫
々予定の再スタート可能々（即ち基準的な）（４） 動作状態にリセットすることである。成る状況下での選
択的リセットは、ホスト・システム及び周辺デバイス間
に通常挿間される所の制御装置に影１４１會与えること
なく周辺デバイスのみに影響を与える。

大政の場合、各周辺デバイスは単一の独自のアドレスを
介してアドレスされる（即ちアクセスが複数の径路で可
能であってもデバイスはシステムの中で常に一義的に限
定される）。成る種のページング及びスワッピングケ行
う周辺システムは各周辺デバイスに対して複数のアドレ
スを使用する。

物理的デバイスに対する各アドレスは周辺システムの「
論理的デバイス」とも呼ばれる。各論理的デバイスはそ
れ自身の独自のアドレス金持つ。その独自のアドレスは
物理的な周辺デバイスと容易に関連づけられるのが望ま
しい。周辺システムは各論理的デバイスが他の論理的デ
バイスから独立するようなアドレシング態様及び制御を
採用するのが望ましい。この構成は単一の周辺デバイス
に対して複数の多様な動作状態？もたらすことになる（
物理的デバイスケアクセスするのに用いた論理的デバイ
スの各々に対して１つの動作状態會与える）。更に、周
辺システムは論口目的デバイスのすべての動作を単一の
物理的デバイスの動作に組合わせる（１とめる）ことが
出来る。そのようなまとめは（取りわけ作業待ち行列化
）は周辺システムの効率會」二げることができ、従って
動作のコスト及びアクセス時間全減少する。

論理的デバイス奮リセットするとき、再スタート位置へ
のそのようなリセットは他の独立した論理的デバイスに
影響全与えてはならない。複数の論理的デバイスから１
ｌｉ−の周辺デバイスへと共通の作業待ち行列化及びア
クセスが行なわれているときのリセットは、動作の共通
性ケ通じて他の論理的デバイスへ不本意に伝播されるか
も知れない。

周辺記憶システムに於て、キャッシュ・メモリはディス
ク記憶装ｆｉｉｆｆ′”ｘ通常含む所の直接アクセス記
憶デバイス（ＤＡ　ＳＤ）のような、保イｒ的記憶力？
有するバック・アップ記憶装置と関連して使用されても
よい。キャッシュ中のデータは任意の論理的デバイスを
介してアクセス可能である。従って、所定の論理的デバ
イスのりセツティングが、他の論理的デバイス用に予定
されたキャッシュに記憶されたデータに対するアクセス
全不本意に除去又は変虹しないように保証するだめの制
御が設けられなければならない。

本発明の要約 本発明の目的は、複数の論理的デバイスから選ばれた論
理的デバイスｆｆｉ　ＩＪ上セツトると共に、そのよう
な動作のための制御ケ含む論理的デバイスのリセットに
より不本意に影響される他の論理的デバイスの動作状態
の回復性？同時に維持することである。

機械に実施される本発明の方法は、複数のアドレス可能
デバイスを有しその各アドレス可能デバイスは相当する
複数の個々の独立の論理的デバイスとして複数のアドレ
スの任意の１つ全弁してアドレス可能てなっている所の
周辺システム會動作する。ホスト・システム及びすべて
のアドレス可（７） 能デバイスへ結合された中間的制御装置は複数のホスト
・システムの入出力接続のうちの任意の１つを通り任意
の論理的デバイス全経由して、ホスト・システム及び任
意のアドレス可能デバイス間に信号？中継する。周辺シ
ステムは各論理的デバイスのための入出力接続からデー
タ転送要求全独立的に受信する。１つの物理的アドレス
可能デバイス毎に複数の論理的デバイスが生じる。すべ
ての受信データ転送１〃求（通常は受信した周辺又は入
出力コマンドの形で）はアドレス可能物理的デバイスに
従って作業待ち行列状に記憶きれるのが必須ではないが
重重しいことである。アドレス可能デバイス及びそれら
の中間ユニット間のデータ転送は論理的デバイス・アド
レスとは独立である。

単一の論理的デバイスがリセットされるがそれは中間ユ
ニット及びそのリセット・コマンドで指示されたアドレ
ス可能記憶デバイス間で現在行なわれている如何なるデ
ータ転送をも打切ることを含む。論理的デバイスヶリセ
ットシた後で、共有する物理的デバイス全弁してアドレ
スされた論理的（８） デバイスと連動可能な他の論理的デバイスのすべてが、
不本意にリセットされなかったか否かについて検査され
る。この検査は各論理的デバイス及びその相当する動作
状態全快める所の制御ブロックの利用全弁して達成され
るのが望ましい。リセツ）ＩＥ他の論理的デバイスの動
作に対し既に不本意に影響？与えたとき、それらの影響
會受けた動作は、たとえそのような動作が中断又は取消
されたとしても完了したものとして指示される。周辺シ
ステムに関するこの変則的指示の効果は、中断された動
作が事実上行なわれず、従って中断された動作の始めか
ら再試行することが許されることである。そのような中
断されたリセット動作に関連したホスト・システムによ
る次の要求で、不本意に影響された他の論理的デバイス
に対する動作を再スタートしてよいかどうか會周辺シス
テムがホスト・システムへ間合わせる。この要領で不本
意なリセットからの回復が達成される。作業待ち行列は
、そのような論理的デバイスに関連したすべてのエント
リを削除し、リセット・コマンドに含才れない論理的デ
バイスに関連したすべてのエントリ金銭すことにより、
アドレスされた論理的デバイスに対して実行される。

システム・リセットでは、リセット・コマンドを送って
いる入出力接続に対して服従関係又は他の動作的関連を
有するすべての論理的デバイスは、あたかも別々にアド
レスされたかのようにリセットされる。そのような論理
的デバイスは複数の物理的周辺デバイスと関連されても
よく、このことはリセット機能の任意の不本意な伝送が
周辺システム全体に影響を及ぼしつることを示す。その
ようなリセット低部からの回復が提供される。

実施例 図について説明すると、種々の図に於て同じ参照番号は
同じ部分及び＋１１１Ｊ清的特徴全示す。ホスト１１で
使用するデータ信号の受取り及び供給のため、階層周辺
記憶システム１０がホストに取付けられる。記憶システ
ム１０の代表的な適用例では、ホスト１１は中央処理装
置（ＣＰＵ）より成る。

他の変形ではホスト１１は１つの仮想的機械であっても
よく、ハードウェアＣＰＵで動作する１組の仮想的機械
であってもよい。ホスト１１はマルチ・プロセッサであ
ってもよく、複数のプロセッサが取付けられた単一プロ
セッサ又は類似のものであってもよい。本発明は広い範
囲の記憶システム１０に適用可能であるけ力、ども、重
重しい実施例はページング及びスワツピング・データ・
セットヶ取扱うだめのページング周辺記憶システム全示
す。一般Ｖこそのようなページング及びスワツピング・
データ・セットはホスト１１のためのプログラム・デー
タ・セットの記憶に関連する。そのように記憶システム
１０は単一のホストに取付けられるのに対して、一般業
務の周辺記憶システムは複数のホストに取付けられる。

本発明は何れの形式の周辺記憶システムにも適用可能で
ある。

記憶システム１０及びホスト１１間のコミュニケーショ
ンは、ＩＢＭ社製の３７０シリーズ・コンピュータの入
出力周辺チャネル仕様に従って構成された複数の入出力
接続１２−１５”、Ｈ介して行なわれる。そのような入
出力接続は一般にチャネル又はサブチャネルと呼ばれて
周知であるから説明ケ省く。記憶システム１０ｋｌ：複
数の直接アクセス記憶デバイス（１）　Ａ、　Ｓ　Ｄ　
）　１８（但し個別的にＤＯｌＤｌ、・・・・・・等の
記−じ゛〃呼１きれる）より成る低階級又はバック・ア
ップ記憶部分ケ有する。

周辺記憶システム１０に対するホスト１１によるデータ
のアクセス及びデータの記憶は、すべて直接アクセス配
憶デバイス１８（以後Ｄ　Ａ　Ｓ　Ｄ　１８と呼ぶ）ケ
アドレスすることによって行なわれる。

このアドレシングは１組の論理ブロック１９に要約され
た入出力接続１２−１５のＡ’ｔ！を成を用いて達成さ
れる。論理ブロック１９はＴＢＭ入出力ｉ妾続のだめの
チャネルで１口いらη、る」二うなチャネル・コマンド
・ワード（ＣＣＷ）’、ｃ表わす。各チャネル・コマン
ド・ワード１９　ｋｌニアドレス・ハイド２０全含むの
が普通である。各アドレス・バイト２０は、（コマンド
ケ受取るだめ）　：ｌｔ制御ユニット（ＣＵ）ｉ指名す
るための複数のビットＣＵ　’ｃｒ：含ｔｒ。

複数のビット］）　ＴＴｈ　ＶばアクセスてれるべきＤ
ＡＳＤ１８を一義的に決める。ページング及びスワツピ
ング記憶システム１０では、各ＤＡＳＤ　１８は複数の
論理的デバイス・アドレスを備える。例えばＤＡＳＤ、
ＤＯは４つのアドレスのうちの任意の１つによってアド
レスされつる。そのような多重アドレシングはＩＢＭ２
３１１５ページング記憶システムに於て限られた範囲で
実施されている。

各ＤＡＳＤ１Ｂに対する論理的アドレスはアドレス・バ
イト２０中のピッ）ＡＣで指示される。従ってＡＣは、
４つの論理的アドレスのうちのどれ７％ＤＡＳＤ、ＤＯ
’にアドレスするためホスト１１によって使用されてい
るかケ指示するだめの２つのビットを有する。本発明の
実施例では論理的アドレスの１つ００がＤ　Ａ　Ｓ　Ｄ
　１　’８に対する覆接アクセス径路示する。このとき
ホスト１１はあたかも周辺記憶システム１０が階層シス
テムではなかったかのようにＤＡＳＤ１８（５働かせ、
すべての階層は直接アクセスのためにバイパスされる。

０１．１０、又は１１等のＡＣビットに対、しては、後
述の階層はＤＡＳＤ１８からデータを入手する（１ｚ） ため又はそれら０ＤＡＳＤ１８に対してデータケ供給す
るためにアクセスされ、それらのＤＡＳＤ１８のパフォ
ーマンスがそれら３つの論理的デバイス・アドレスに基
づいて高められるようにする。ＡＣ力る略符号は、ピッ
）　Ｄ　ＥＶＶ７ｃよって指示さ力、たデバイスに対す
るアクセス径路（論理的）會指示すること全意図する。

ＣＣＷ１９の第２番目のバイト、即ちコマンド・バイト
２１はどのような機能が達成されるべきか全周辺記憶シ
ステム１０に指示するコード列を含む。第３のバイｌ−
２２（ｒ、Ｊ：、バイト２１で指示されたコマンドを実
行するだめの４１口々の動作モード會周辺記憶システム
１０へ電気的に指示する所の、複数の制御フィールドを
有するコマンド修正バイトである。ページング・モード
（ＡＣ＝０１．１０、父は１１）に於て、ホスト１１か
ら受１反られたビット・パターンＳＥＱは、今Ｉ隻の転
送の組（通常は読取り型の転送）で転送されるべきデー
タは順次データであろうことケ、周辺記憶システム１０
に指示する。バイト２２のＳ　Ｔｉ”、　Ｑ部分が順次
（１４） データを指示するとき、付加的なコマンド修正バイト２
３７１）ｉｃｃＷ１９に含まれて、ＤＡＳＤｌＢからホ
スト１１へ、又はその反対方向に、順次的なデータ組と
して転送されるであろうデータのブロック又はセグメン
トの数を指示するように働く。ページングの場合、その
ような順次的データの組は屡々マツピング・データ・セ
ットと呼ばれる。更にバイト２２は、セクションＲＤに
於て読取り及び放棄を指示できる。それは一旦ホスト１
１が階層からデータ會入手すると、その階層キャッシュ
中のデータは放棄可能であること全意味する。ＤＡＳＤ
１８中のデータは保持される。以後の制御は所謂「ゲス
ト・オペレーティング・システム」ゴーによって与えら
れる。ホスト１１に対する仮想コンピュータ方式では、
オペレーティング・システムのうちの１つがページング
周辺記憶システム１０の識別手段金持ってもよい。周辺
記憶システ弘に対するアクセスは、データ葡アクセス又
は記憶するため他のオペレーティング・システムに対し
て引渡されてよい。そのような他のオペレーティング・
システムは最初のオペレーティング・システムのゲスト
（客）であり、従って周辺記憶システムの制御状態全修
正することは許されない。他の制御フィールドもバイト
２２内で用いられるが、それしＪ［本発明の実施例の範
囲外である。

階層はＤＡＳＤｌＢのだめのキャッシュとして指名され
た部分４０”、（持つ半導体ランダム・アクセス型式の
システム記憶３０ケ含む。キャッシュの原理は当業者に
周知であるから、ＤＡＳＤｌＢに関するキャッシュ４０
の１］的及び１：重合の説明は省略する。ｉｉ制御３１
は、ＡＣの任意の５つの論理的デバイス・アドレスに基
づいてキャッシュ４０に対するアクセス２１−ａえるだ
けでなく、論理的デバイス・アドレスＡＣのうちの１つ
欠介してＤＡＳｏｉｓｙアクセスするため、ホスト１１
から周辺コマンドヶ受敗る。デー４１１周辺記憶システ
ム１０によってキャッシュ４０とＤＡＳＤｌＢとの間で
自動的に転送される。これらの転送はホスト１１と１）
ＡＳＩ）１Ｂどの間で用いられ、だのと同じデータ転送
原理？用いて達成される。ホスト１１は個別的にＣＡＡ
、ＣＡＢ、ＣＡＣ，及びＣＡＤと指名されたチャネル・
アダプタ３２全通り、バス７０、データ回路３３、デバ
イス・アダプタ６４及びデバイス制御付加機構ＤＣＡ　
３５（ｉ＝介して、直接モード（ＡＣ＝００）で、ＤＡ
ＳＤｌＢをアクセスする。受取られたＣＣＷ１９は制御
３１によって解釈されてホスト１１及びＤＡＳＤｌＢ間
のデータの流れの方向及び他の機能を判定する。

ＤＡＳＤｌＢに対するキャッシュ４０の関係はホスト１
１及びＤＡＳＤｌＢ間の関係と実質的に同じである。即
ちホスト１１７’ｌニ一連のＣＣＷ１９’に介して制御
ケ与えている間は、制御３１は後述のようにＣＣＷに対
するのと同様に構成された複数の内部コマンド・ワード
（ＩＣＷ）ｋ用いることによって、キャッシュ及びＤＡ
ＳＤｌＢ間のアクセスを与える。ＣＣＷ１９に関してＩ
ＣＷ２４ケ交換することにより、一定の効率及び動作の
転換が与えられつる。チャネル・アダプタ３２ｉ介して
進む代りに、制御３１はシステム記憶３０會動作し且つ
ＩＣＷ２４ｆｆｉ用いてアクセス制御ＤＡＣ５６孕準備
する所のキャラツユ・アクセス制徨ＩＩＣＡＣ６１７，
（持つ。チャネル・アダプタろ２の代りに、リンケージ
・ボートＬ　ｒ（Ｐ　２５がＣＡＣ６１及びＤＡＣ５６
間の転送に備える。Ｌ　Ｔ（Ｐ２５は第３図に関して後
述される。

各ＩＣＷ２４はコマンド・バイト２１と類似のコマンド
・バイト２６　ｋ含み、若干のＩＣＷコマンド・バイト
は如何なるＣＣＷコマンド・バイトによってもコマンド
されなかった記憶システム１０機能に関係する。同じコ
マンドに対するコード列＋４同じでよいことケ承知され
たい。バイト２１のための若干のコマンドは捨てられる
にも拘らず、若干の追加のコマンドが用意さ′１１．る
。コマンド修正バイト２７はチェノ制御ビットｒｃｌＩ
ＡＴＮｊを含む。そのチェノ？１ｔｌｌ　ａ１１ビット
社チャネル・アダプタ３２？介して制御３１ヘホスト１
１によって通常与えられるチェニング指示と置き換る。

（ホスト１１によるチェニングｊ１１示ｒ１１、［抑ｆ
ａｌｌ　Ｊタグ信号ケ供給することである。）最終的状
６１−が周辺記憶１０によってホスト１１へ報告される
予定であるとき、「抑制」はチェニング、即ち前に説明
され且つ入出力接続１２−１５と関連して用いられたよ
う々一連の密接に関連した周辺コマンドの表示、會示す
。ＣＡＣ６１はタグ信号を用いないので、コマンド修正
（モデファイヤ）バイト２７はそのタグ制御信号音交換
するのに使用される。

「セット・セクタ及びシーク」コマンドに対しては各Ｉ
　ＣＷ２４のフィールド２８はＤＡＳＤｌＢに於けるデ
ータ・アドレスの制御６１内の記憶されたロケーション
ケ指示する。アドレス・バイト２８はシリンダ・アドレ
ス（Ｃ）、ヘッド又はトラック・アドレス（Ｈ）のよう
な「シーク及びセット・セクタ」コマンドに関し、且つ
レコード・アドレス（Ｒ）の「サーチ」コマンドに関す
るＤＡＳＤ１８制御に関連する。レコード・アドレスは
大概のディスク記憶装置に於て用いられるセクタ・アド
レス（回転位置）に相当する。良好な実施例では４つの
レコード（Ｈアドレス）が単一のトラックに設けられ、
従って回転基準点に対してディスクの０°、９０°１８
００及び２７０°の有効配向に対応して、レコード・ア
ドレスは１．２．６又は４となる。設計上のパラメータ
次第で有効直又配向とは異なる現実の回転配向全方えて
もよい。Ｉ　ＣＷ２４は物理的アドレスのみ金用い、す
べての論理的デバイス・アドレシングは物理的アドレス
に変換される。

キャッシュ４０はバス４１及びチャネル・アダプタ３２
葡介してホスト１１とデータ信号の転送ケ行う。同様に
、データ信しす−［バス４２及びデータ回路３３ｒ介し
てＩ）　Ａ　Ｓ　０１８及びギヤラフ１４０間で転送さ
れる。キャッシュ４０及びホスト１１又はＤＡＳＤｌＢ
間の同＋１Ｑｉ転送が希望されないときは、バス４１及
び４２／バそのデータ転送によって共有され、るＱｉ−
のバスｌＴ？ｐ間に統合される。

比較的大きいメモリ（数メガバイト）でよいアクセス用
キャッシュ４０は、シリンダアドレス及びレコード・ア
ドレスＣＨＲと一緒にデバイス・アドレス全バス６４経
出でハツシュ回路４４へ転送するためＣＡＣ６１に必要
とする。ハツシュ回路４４（マイクロコードで実施され
てもよい）はデバイス・アドレス？ハツシュ・クラス指
示子に変換する。キャッシュ４０の記憶容量はデバイス
１８の記憶容量よりも可成り小さいので、ＤＡＳＤ１８
のアドレス範囲はアクセスの容易のためハツシュ・クラ
スと呼ばれるクラスに集中される。分散インデックス・
テーブルＳ’ＩＴ４５はハツシュ回路４４によって定義
づけられる各クラスのために１つのレジスタ全有する。

５ＩＴ４５中のレジスタの内容はＤＡＳＤＩ　８からキ
ャッシュ４０中のデータをアクセスするのに使用される
アドレスＤＣＨＲｉ収容した登録簿ＤＩＲ４３に対する
アドレス・ポインタである。データがキャッシュ４０に
記憶されるとき、ＤＡＳＤｌ　８ＤＣＨＲアドレスはキ
ャッシュ４０アドレスと一緒にＤＩＲ４３の所謂エント
リに記憶される。複数のＤＡＳＤ１８アドレスは１つの
ハツシュ・クラスに相当するので、単一にリンクされた
ハツシュ・クラス・リス）７５ＫＤＩＲ４３のエントリ
に用意されて、ハツシングのみ全相いたキャッシュ４０
スキヤニンングは所与のハツシュ・クラス内のエントリ
をスキャンすることのみが必要であるようにする。登録
簿４３の内容に基づいて、キャッシュ４０は既知の技術
音用いてアクセスされる。若しも関連するエントリが登
録簿４３中で発見されないならば、ホスト１１からデー
タを受取るためキャッシュ４０のスペースを割振るか、
又はＴ　ＣＷ２４及びリンケージ・ポー）ＬＫＰ２！１
ｌｌ−用いてデバイス１８からデータケ転送するかの何
れか１ＣＡＣ６１に要求するようなミスヶ生じる。

制御３１はホスト１１に取付けられる通常の周辺制御ユ
ニット部分葡含む。例えばアドレス及びコマンド評価器
ＡＣＥ５０はホスト１１からコマンド信号を受取り旧つ
ホスト１１へ状況信号を供給するためにバス５１．５２
．５３及び５４全介してチャネル・アダプタ３２とコミ
ュニケートする。ＡＣＥ５０はＣＣＷ１９を評価して、
コマンドされた機能を達成すること全周辺記憶システム
１０に指令する。そればかりかチェニング状態全指示し
たり、ホスト１１に中継するため周辺記憶システムの他
の部分から状況信号を受取ったりする。直接モード、即
ちＡＣ＝００に於ては、ＡＣＥ５０は既知のＤＡＳＤ周
辺記憶技術を用いてデータ信号がデータ回路３３及び適
当なチャネル・アダプタ３２間で転送されるようにバス
５５を介してＤＡＣ５６へコマンド信号？供給する。そ
の機能ケ笑行するに当り、ＤＡＣ５６は通常の態様でデ
ータ回路３３で制御を働かせる。

ＡＣＥ５０は、バイト２０に於ける論理的デバイス・ア
ドレス全受取シそれが階層に対するアクセス？指示して
いるとき、受取ったコマンド信号音６つのバス６０のう
ちの１つ全弁してＣＡＣ６１へ供給する。３つのバスは
夫々のキャッシュ４０のアクセスを指示する論理的バス
である。ＣＡＣ６１は受取ったコマンド及び修正（モチ
ファイヤ）データケチャネル制御ブロック・レジスタＣ
ＣＢ６３に記憶する。ＤＡＣ５６及びＣＡＣ６１はコマ
ンド実行のためこの情報全入手するようＣＣＢ６３’ｚ
あとでアクセスする。

各論理的デバイスは論理的デバイス制御ブロックＴ、Ｄ
ＣＢ６２によって限定される。各１）　Ａ　Ｓ　Ｄに対
して３つの論理的デバイスがあること全想起されたい。

従って若しも８個のＤＡＳＤｌＢがあるならば、２４個
の制御ブロックＬＤＣＢ／）２があることになる。各論
理的デバイスの決定及び動作状況は論理的デバイス制御
ブロックＬ　Ｄ　Ｃ１１６２の夫々の１つに保持される
。

論理的デバイス（それはキャッシュ４０中のレジスタケ
バイト２０のフィールドＡＣ及びＤＥＶで指示されたア
ドレスに割振ることにより表わされる）に対するアクセ
スは′アドレス・バス６４葡介してハツシュ回ｈ％４４
１／こ々され２）。ＣＡＣ６１がＤＩＲ４３のハツシュ
・クラスケサーチすることから間違った指示全受取った
とき、ｌ）　Ａ　Ｓ　Ｄ　１８からキャッシュ４０への
データ転送のための要求は、バス６６、ＤＡＣ５６、Ｌ
　Ｋ　Ｐ　２５へ供給される。バス６６の信郵゛はその
要求についてＤＡＣ５６に警報し、且つ■ＣＷが今やＬ
　Ｋ　Ｐ　２５経由でアドレス可能であることヲ表示す
る。望ましいマイクロコード実施例では、Ｌ　Ｋ　Ｐ　
２５は後で説明されるようにマイクロコード・リンケー
ジである。ＤＡＣ５６はそれがＣＣＷ１９に応答するの
と同じ態様でＩ　ＣＷ２４に応答する。ＬＫＰ　２５全
介して要求されたようなデータ転送か完了すると、ＤＡ
Ｃ５６はバス６７會介してＣＡＣ６１に状況信号勿供給
する。そのときキャッシュ４０はホスト１１が利用しつ
るデータケ持っている。

ＣＡＣ６１及びＤＡＣ５６間の以後のコミュニケーショ
ンはバス６８會介してなされる。そのようなコミュニケ
ーションはすべてＬＫＰ２５に於ケる記憶メツセージ・
データを含む。ＤＡＳＤ　１８は複数の論理的デバイス
・アドレス可能してアクセスされるので、１組の待ち行
列レジスタ６９がＣＡＣ６１によって要求された装置に
関連した動作の順番ケ待つ。この態様では、ＤＡＣ５６
は論理的デバイス全弁して待ち行列要求に関係すること
はおそらく無いが、ホスト１１のために、又はＣＡＣ６
１のために直接アクセスＤＡＳＤモードで動作すること
が出来る。この態様では、ＤＡＣ５６は階層と関連して
使用されるばかりでなく、階層全屈いないような周辺記
憶システムでも使用されつる。

ＣＡＣ６１は追加の制御を含む。例えばレジスタＡＤＥ
Ｂ７６はＣＡＣ６１の現在の動作をもたらす登録簿４３
の１つのエン）　ＩＪ　？ｌｒ収容している。

即ちキャッシュ４０中の１ビツト又はキャッシュ４０の
１部分にもたらされたＤＡＳＤｌＢのアドレスはホスト
１１によって供給されるべきデータに割振られた。そし
てそのエントリ孕レジスタＡＤＥＢ　７６に置くことに
よりＣＡＣ６１の動作が高められる。即ち登録？θ４３
し１システム記憶３０の１部分であり、アクチブ・エン
ｌ−ＩＪ　ｉ　Ａ　Ｄ　ＥＨ１１に置くことにより、シ
ステノ、記憶３０は制御３１とは独立的にバス４１及び
４２を介してデータを自由に転送する。装置バッファ（
Ｄ］ＴｈＶＢＵＦ）レジスタ７７はＤＡＳＤｌＢに関連
した制御情報を収容し、装置アクセスケ設定する際にＤ
ＡＣ５６’に介してＣＡ−Ｃ６１によって使用される。

そのようなレジスタは本発明のマイクロコード実施例で
は書込み可能制御記憶で見出される。バツファ７７は無
指定のデータ構造を有する制御記憶の割振られた部分で
ある【過ぎない。ＢＳＴ７Ｂは第４図に関連して後述さ
れるバッファ順序テーブルである。ＰＣＢ５９は、第４
図で説明されるようにキャッシュ４０ケ巻込むページン
グ動作を制御するために使用されるページング制御ブロ
ックである。それは順序的データ転送中にキャッシュ４
０のアクセスのためにどの登録簿インデックスが使用さ
れるべきか會決定するためのスキャニング制御機構ばか
りか、バス４２ケ介して、一連のデータ・ブロックの形
で転送されるべきデータ・ブロックの各々に対する登録
簿４３のためのポインタを含んでいる。この態様で順序
的転送ばＤＡＳＤｌ　Ｂからのブロックのバーストカ割
込みなしで行なわれるようにアドレシング設定會免除す
ることか出来る。

第２図は第１図に示された実施例の制御３１に相当する
プログラムされたマイクロプロセッサ３１Ｐｙ用いた実
施例のブロック図である。バス７０はチャネル・アダプ
タ３２からデータ回路３３（２７） へ延びており、第１図に示されたのと同じ態様で動作す
る。バス４１及び４２が夫々チャネル・アダプタ３２及
びデータ回路３３からシステム記憶３０へ延びている。

バス４１及ヒ４２　ｉｆ　ｒｌ”−一のバス中ケ時分割
でデータ転送する々らば１つのバスに統合されてもよい
。データ回路３３及びシステム記憶３０間の転送’ｌ：
　：ｌｉ制御するときプロセッサ３１Ｐは、バス７１會
介してデータ回路３３へ制御信号ケ与え、旧つバス７２
ケ介してシステム記憶３０ヘアドレス及び順序制Ｆ１１
１椙−シＪ食−ｔｙえる。複数のシステム記憶アドレス
・レジスタ５ＳＡＲ７９がシステム記１意５０ヘアドレ
スイしｌｊえる。例えば８個又は１６個のＳ　Ｓ　Ａ　
Ｔｌ　７９ブバ用意さ力、てもよい。従って、プロセッ
サ３１　Ｔ〕ｌｒニジステム記憶３０をアクセスすると
き、それはシステム記憶３０のアドレスヶＳ　５ＡＲ７
９に一／ｊえるばかりでなく、どのＳ　ＳＡＲが記憶の
アクセスに使用されるべきであるか盆も指示する。多重
のアドレシング・レジスタと記憶の関係は当業者に知ら
れているから説明ケ省く。

（２８） 順序的データ・ブロックの各バーストＩｃ対してプロセ
ッサ３１Ｐは、相次ぐ順序的ブロックの中間でアドレス
が５ＳＡＲ７９にロードされなくてもよいように、５Ｓ
ＡＲ内にキャッシュ４０のアドレス（システム記憶３０
の１部分）をロードすることによりシステム記憶３０に
予じめ教え込んでおく。アドレスケ受取る５ＳＡＲ７９
の数はデータ転送の順序に於て転送されるべきデータ・
ブロックの数に等しい。実際の順序的データ転送中、プ
ロセッサ３１Ｐはキャッシュ４０及びＤＡＳＤ１８間の
データ信号の転送の開始のため５ＳＡＲに間合わせるだ
けである。キャッシュ４０はシステム記憶３　［］内に
所定のアドレス・スペースを有することに注意されたい
。同様にして登録簿４３は異ったアドレス範囲ケ有する
。５ＳＡＲ７９はシステム記憶３０のメモリ・アレイ外
部の別個の電子的レジスタである。プロセッサ３１Ｐは
第１図の４つのバス５１．５２．５３．５４に相当する
単一のバス５１−５４に介してチャネル・アダプタ３２
とコミュニケートする。

プロセッサ３１Ｐの動作は厄１込み可能であることが重
重しい制御記憶７３　（１７？ｌｉ分がｊ［ｆ込み可能
であれば他の部分に読取り専用のプログラム（ｒ収容し
ていてもよい）ＶＣ記憶されｆｒ、マイクロコード・プ
ログラムに従って行なわれる。バス７４がプロセッサ３
１Ｐ’ｚ制御記憶７３に結合する１、制御配置意７３の
中には、プログラムＡＣＥ５０Ｐ（アドレス及びコマン
ド評価器５０の機ｆｉｔ：　孕備える）、プログラムＤ
ＡＣ５６Ｐ（直接アクセス？Ｉｉ制御５６の機能ケ備え
る）、ＣＡＣプログラム６１Ｐ（キャッシュ・アクセス
制御６１の機能を備える）、及びプログラム０Ｐ７５（
記憶システム１０に関連した他のプログラムであるが、
本発明の理解のためには必ずしも必要ではない）がある
。プログラム５０Ｐ、５６Ｐ及び６ＩＰ’ｚ介して記憶
システム１０ケ制御するためプロセッサ３１Ｐによって
使用されるレジスタとして、ＣＣＢ６３、ＬＤＣＢ６２
、待ち行列レジスタ６９、Ａ　Ｉ）　ｌｉ’：　Ｂ　７
６．５ＩＴ４５、バッファ７７、ＰＣＢ５９、Ｌ　ｒ（
Ｐ及びＴ（ＳＴ７Ｂを含む。性能向−１；のため、Ｓ　
１’　Ｔ４５のページを収容するための１組のレジスタ
７）−制御記憶７３中に準備されてもよい。

第２図に示さね、た実施例の動作は、本発明の動作を理
解するために必要なマイクロコード部分に対する機械動
作図ばかりかデータ構造を詳細に図解した第３図乃至第
１２図を参照することによって良好に理解される。第３
図は論理的装置を用いる周辺記憶１０を動作するためプ
ロセッサ３１Ｐによって使用されるデータ構造を図解す
る。ＬＤＣＢ６２は制御記憶７３に於いてデータ信号を
収容する一連のレジスタであって、４つのセクションよ
り成る。第１のセクション８０は所６円基本データ構造
であって、一般動作的な意味で周辺記憶１０の機能を限
定し且つ支持する部分である。第２のセクションＰＰＡ
ＲＭＳ８１は後述のセット・ページング・パラメータ周
辺コマンドを介して確立されるページング及びスワツピ
ング機能を限定するパラメータに関連したＬＤＣＢ　６
２の部分である。ＣＰＡＲＭＳ８２はホスト１１によっ
て出さね、るセット・セクタ、シーク、サーチＩＤコマ
ンドのようなコマンド・パラメータを含む。これらのコ
マンドは既知のディスク記憶装置周辺記憶に関連して使
用さｉ］７る所のイ、のである。ＲＰＡ１１’ｌ５８３
は読取り活動を支持するだめの、即ちＤＡＳＤｌＢから
キャッシュ４０へ信号を転送す、　　るための、パラメ
ータを含む。

基本部分８０はデバイス終了（Ｄ　Ｅ　）が周辺記憶シ
ステム１０によって出されているか否かをホスト１１へ
知らせる所のピッ）ＯＤＥ９０を含む。ＣＮＬマスク９
１ばどのチャネル・アダプタ３２が現在のコマンドを受
取ったか、即ち論理的装置はどのチャネルｒ（親せき関
係又は服従関係を持つかを示すビット・パターンを含む
。Ｌ　Ｄ　Ａ　ＤＤＲ９２はコマンドと共に受取られた
論理的アドレス、即ち第１図のバイト２０のＡＣ及びＤ
ＥＶのビット・パターンを表わすコード列を含む。ＣＭ
Ｄ９３は第１図のバイト２１からのコード列を含む。Ｓ
′ＦＪＱ９４は第１１ツ１のバイト２２のＳＥＱ区域の
内容を含む。ＣＣＲ９５はチャネル・コマンド再試行が
周辺記憶１０によってホスト１１へ送られてしまったか
どうかを指示する。これに関して付言すると、キャッシ
ュ・ミスが区域９乙に指示されるとき、チャネル・コマ
ンド再試行はホスト１１に送られた。従ってＬＤＣＢ　
６２はミスがキャッシュ４０に対して生じたとき、周辺
記憶１０が適当なＣＣＲ信号を供給したかどうかを知ら
せる。チャネル・コマンド再試行は、周辺コマンドの実
行の遅延が必要とされることをホスト１１に知らせるだ
けである。コマンドが実行されつる状態に到達したとき
周辺記憶１０はデバイス終了（ＤＥ）信号をホストへ送
る。次にホスト１１はその後コマンドが周辺記憶１０に
よって実行されうるように、次回のため周辺コマンドを
送る。

ＰＰＡＲＭＳ８１はバイト２２の順序的ビットＳＥＱに
相当する順序的ピッ）ＳＥＱｌｏｏばかりか、バイト２
２のＲＤセクションからＲＤ指示子１０１を含む。Ｂカ
ウント１０２はバイト２３からのブロックの数を含む。

順序的データの各ブロックがホスト１１へ転送されると
き、Ｂカウント１０２は１だけ減算される。従ってそれ
はキャッシュ４０を介してホスト１１へ更に送られるべ
きブロックの数を示す。この数はＤＡＳＤｌＢからキャ
ッシュ４０へ移動されるべきデータ・ブロックの数の表
示に際して次のキャッシュ・ミスで使用される。ｌ’３
ＡｓＥ　　ＣＹＴ、１０３は仮想機械（ＶＭ）ミニディ
スクのシリンダ・アドレスＣを含み、このフィールドは
ゲスト・オペレーティング・システムがＤＡＳＤｌＢを
アクセスするかも知れないことを周辺記憶１０に対して
ホスト１１が指示したときにのみ有効である。ＣＰＡＲ
ＭＳ８２は５ＥＥＫ　　ＡＤＤＴｔ１０４にＤＡＳＤシ
ーり・アドレスを、５ＴＯ１０５１／こ最後又は現在の
サーチＩＤアーギュメントを、及びＳＴＩ〕ＣＴ１０６
ＶＣ最後又は現在のセット・セクタ値を含む。

ＲＰＡＲＭＳ８３けＤＡＳＩ）１Ｂからキャッシュ４０
へのデータ転送が要求さノ１−でいることを指示するＲ
ＥＱＤＩＩＯを含む。ＲＴ　Ｐ　１１１は読取りがＤＡ
ＳＤｌＢからキャッシュ４０へ進行中であることを指示
する。ＲＡ１１２はＤＡＳＤｌＢからの読取りは完了し
たこと及び特定の後処理機能が行なわれつつあることを
指示する。ＤＡＤＤＲ１１３はアドレスされつつある実
際のＤＡＳＤ１８を指示するためバイト２０（第１図）
からのＤＥＶのビット・パターンを含ム。ＤＩＲＩＮＤ
ＥＸｌ　１４はどの登録簿エントリ・レジスタが特定の
ＬＤＣＢ　６２レジスタで同定された論理的デバイスに
相当するエントリを含んでいるかを指示するための登録
簿４３インデツクス値を含む。

５ＳＡＲ１１５はＤＡＳＤ１８及びキャッシュ４０間の
データ転送に於てどの５ＳＡＲ７９７１）Ｋキャッシュ
４０のアクセスに使用されるかを同定する。

５ＡＶＥ１１９は割込み動作を含め種々の動作中に制御
データを保管するためプロセッサ３１Ｐが使うＬＤＣ１
３６２の領域を指示する。読取り動作をスケジュールす
るために、読取シ待ち行列（図示せず）が各装置のため
に確立される。各読取り待ち行列は、夫々０ＤＡＳＤ１
８に於けるデータに対するアクセスのための要求のＦＩ
ＦＯ（先入れ先出し）リストである。

第４図は登録簿４３の各エン）　ＩＪ　−ｆ）Ｓ構成さ
れたのと同じ要領で構成されたＡ　Ｉ）　Ｅｎ　７６を
示す。

従ってＡＤＥＢ７６の説明は登録簿４３の説明に等しい
。登録簿４３及びＡＤＥ＋１７６の各エントリに於て、
ＩＮＤＥＸ１０７は登録簿エントリの論理的アドレスで
ある。このフィールドは各エントリに対する自己同定デ
ータを収容する。区域１０８はキャッシュ又は記憶のた
めに割当てられた部分に記憶されたデータに相当するＤ
ＡＳＤｌＢのアドレスを収容する。ＣＣＰは物理的シリ
ンダ・アドレス、即ちＤＡＳｒ）１８のシリンダの実際
の物理的アドレスであり、１■はヘッド（ディスク表面
）アドレスである。Ｒはレコード・アドレスであり、ｐ
（ｄ：バイｌ−２０のＤ　ＩＵ　Ｖ区域に相当する装置
アドレス・ビット・パターンである。セクタは実際のセ
クタ値、即ち近くでサーチＩＤと読取りが始するディス
クの回転位置である。４つのレコードを有するトラック
に対するＲ値は１から４まで変化することが出来ると同
時にセクタ値は実際のセクタ・アドレスである。ＤＡＳ
Ｄ全アドレスするに当って、Ｒ値ハ）１α常のＤＡＳＤ
アドレシング技術で行なわれるようにバイト・レベルテ
回転位置指示子に翻訳される。成る種のホスト・オペレ
ーティング・システムに於けるＲ値は１乃至１２０又は
他の数の範囲であってよく、そのような場合にはアドレ
シングに用いられたＡＤＥＢ７６に記憶された大きいＲ
値は１つのトラック中のレコードの数のモジュロＮ値に
減少される。それからＲ値、モジュロＮはディスクの回
転アドレスに変換される。そのようなセクタ値は最少の
待ち時間遅延でレコードに対するアクセスを開始するの
に適している。ＣＣＬは物理的デバイスに関して定義さ
れた論理的デバイスに対して用意されたような論理的シ
リンダ・アドレスである。ＬＩＮＫ１０９はハツシュ・
クラスのすべてのエントリを一緒にリンク・するための
単一的にリンクされたリストのデータ信号コード列を収
容する。所定のハツシュ・クラスの最後の主ントリはチ
ェノの終り又はクラスの終り全指示する特別のコード・
パターン（零）ｆｅ持つ。Ｍビット２６９はキャッシュ
４０中のデータがＤＡＳＤｌＢから受取られたのでそれ
は修正されているか否かを指示する。他のコード列がＡ
ＤＥｎ７６及び各登録簿４３エントリへ付加されてもよ
く、（それは本発明の理解に関係が々い）例えばＭ　Ｒ
Ｕ　−Ｌ　ＲＵ　ＩＪストが含捷れてもよい。

ＬＫＰ　２５はプログラムＡＣＥ５０Ｐ、ＤＡＣ５６Ｐ
及びＣＡＣ６ＩＰによってアクセス可能な制御記憶７３
中の領域であって、それはこれらのマイクロコード・ユ
ニツＩ・の実行の相互作用を制御するためのリンケージ
・ボー１・又はメツセージ領域を作り上げる。１つの実
施例で、ＡＣＥ５０Ｐ及びＤＡＣ５６Ｐは、Ｌ　Ｋ　Ｔ
）　２５がｊｌｌ−のユニットのようにこれら２つのマ
イクロコード・セグメントによってアクセスされたよう
に１つのコード・セグメントとして取扱われた。とにか
くポートの構造はポートに於ける制御データを宿らせた
コードの部分を同定する所のコード点ＣＰ１２５を含む
。即ちＣＡＣ６Ｉ　ＰがＬ　Ｋ　Ｐ　２５にエントリを
宿らせているとき、ＤＡＣ５６Ｐは制御データを取出し
て、その機能を実行する。その後ＤＡＣ５６Ｐが新たな
データをＣＡＣ６Ｉ　Ｐによる要求に応答してＬＫＰ２
５へ入れたとき、ＣＰ１２５はコード実行のどの点でＤ
ＡＣ５６Ｐの応答に基づいて連続的に処理するために関
連しているかをＣＡＣ６ＩＰに指示する。優先順位区域
１２６はＬＫＰ２５に宿った要求が高い優先順位のもの
であるか、低い優先順位のものであるか又は連続した処
理の指示であるかを指示するコード列を収容する。Ｖビ
ット１２７はＬＫＰ　２５エントリが有効なものである
か、即ちそれは最近のエントリ要求活動であるか否かを
指示する。ＤＡＤＤＲ区域１２８はどのＤＡＳＤｌＢが
現在のＬＫＰ２５制御データ信号と関連しているかを同
定するためバイト２０からＤＥＶコード列を収容する。

ＰＡＲＭ’５１２９はメツセージ即ちどのような機能が
達成されなければならないか、状況等と関連した種々の
パラメータを収容する。

ＢＳＴ７８はＤＡＳＤＩ８の各々に対して１組のレジス
タを持つ。最初のレジスタは区域Ｄ　Ｅ　ＬＥＰ１２０
を持ち、その中には登録簿インデックス１２２−１２３
を指定するインデックス値１乃至８が収容される。これ
らのインデックスは削除されるべき登録；９４３エンｌ
−ＩＪを同定する。それは又アドレスとしても使用され
る。例えば第１番目の登録簿４３指定インテツクスは常
に１２２に記憶されるのに対して第８番目の登録簿４３
指定インデツクスは常に１２３に記憶される。Ｄ　Ｅ　
ＬＥＰ１２０中の３の値に対しては、第３番目の登録簿
４３指定インテツクス７′ｌ（アクセスされる。登録簿
指定インテックスは登録簿４３エンドすの論理的アドレ
スであり、従ってそれは登録？ｌ′＋７４３中へ迅速に
アクセスすることを想起さｉｌ、たい。ＥＫ１２１は表
中の有効エントりの数のカラントラ収容する。

キャッシュ４０を介して働かされるページング機能を果
すためのベージング・＝ｔ　ミュニケーション及びパラ
メータ記憶を支える／ξめのデータ構造を示すため、ペ
ージング制怜１１ブロックＰＣ１１５９が詳述される。

参照番号１６０はページングが行なわれるとき記憶シス
テム１０内で広く使われる制御フラグである所の所謂大
域フラグを指す。ＤＷＳＲ１６１は、記憶システム１０
がリセット・コマンドを受取った結果としてＤＡＳＤＩ
　８へ書込むための再スタートカ要求されることを指示
する。廃棄１６２は、キャッシュ４０中のすべてのデー
タが廃棄されるべきであることを示す。リセット１６３
はリセット・コマンドが受取られていることを示す。「
・・・」１６４は追加的な大域フラグが記憶システム１
０で使用されるかも知れないことを示す。しかしそれは
本発明の理解とは無関係なので説明を省く。

フラグ１７０はプロセッサ３１Ｐ内でタスク全ディスパ
ッチすること（演算装置の使用権を与えること）に関係
する。タスク・ディスパッチ手段は周知なので説明を省
く。ディスパツチング、ベージングに関係するタスクで
使用されるフラグはＳＯビット１７１を含む。このビッ
トはＬＤＣＢ６２エントリか相当する論理的デバイスに
対するホス）１１によって決壕る遅延した状況を含むこ
と全表示する。リセットカ所与の論理的デバイスに対し
て指回されているときｄｌ　リセット中にそのような遅
延した状況が消去さ肛る。リセットがそのような所与の
論理的デバイスに対して４１１図されていないときは、
その状況は維持される。ＳＡ１７２はデータのブロック
に対するアドレス可能スロット（記憶スペース）カギキ
ッシュ４０内で利用可能であることを示す。Ｐピッｌ−
１７３＆：Ｉ−キャッシュ４０及びＤＡＳＤＩ８間のデ
ータ転送の方向を制伶皐する読み■１き優先賄１位１１
１示子である。これが零のときはＤＡＳＤＩ８からキャ
ッシュ４０へのデータ転送が、反対方向の転送ケ上同る
優先順位を持つことを示す。バイナリの１のときはキャ
ッシュ４０からＤＡＳＤＩ８へのデータ転送が反対方向
への転送をしのぐ優先順位を待つことを示す。

ＤＢ１７４は廃棄ブロック・コマンドブバホスト１１か
ら受取られたこと、及びそれが現在実行されていること
、即ちキャッシュ４０の所与のスロットにあるデータの
１つのブロックが廃棄されるべきであることを示す。［
・・・−１１７１を刊加的な制御フラグがディスパツチ
ング、ページング機能と関連して使われてもよいことを
示す。作業待ち行列フラグ１８０は夫々のＤＡＳＤのた
めの作業待ち行列の状況を示す。ＲＷＲ１８１はＤＡＳ
ＤｌＢの数に等しいビットの数を収容する。何れかのビ
ットが１であると、読取り作業（ＤＡＳＤ１８からキャ
ッシュ４０へのデータの転送）カ、読取り作業待ち行列
内のビット位置に相当するＤＡＳＤのために待ち行列し
ていること全示す。ＷＲＷ１８２はそれと同じであるが
蓄込み（キャッシュ４０からＤＡＳＤｌＢへのデータの
転送）に対する作業待ち行列を示す。

参照番号１８５は装置割当てフラグを示す。それはＤＡ
ＳＤｌＢが現在読取シ作業又は書込み作業のために割当
てられているか否かを示すフラグを収容する。フラグ１
８５はＤＡＲ１Ｂ６からの１つとＤＡＷ１８７からの１
つ（夫々読取り及び書込み割当て）全ベアにして、各Ｄ
ＡＳＤ１Ｂに対して１対のビットとして質問される。ビ
ット対が両方共零であるときは、ＤＡＳＤｌＢは読取り
又は書込みの何れのためにも割当てられない。０−１値
はＤＡＳＤｌＢが書込みのために割当てられること全示
し、１−０値はＴ）ＡＳＤｌＢが読取りのために割当て
られること全示し、１−１値はＤＡＳＤｌＢが０−０の
ＡＣ値に相当して直接アクセスされることを示す。これ
らのフラグは作業待ち行列で示された作業を実行するた
めのＤＡＳＤｌＢの能力を表示する。

装置読取り待ち行列分散子１９０は読取り活動が後述の
読取り待ち行列全体に１１つて平均に分散することを保
証するマスク１９１は読取り動作のために次に質問され
るべき読取り待ち行列に相当するＤＡＳＤビット有効フ
ィールドである。これは装填バランシング表示子である
。インテックス１９２はＤＡＳＤｌＢの数の範囲内であ
って、なされるべき作業をスケジュールするために次に
アクセスされるべき特定のｌ）　Ａ　Ｓ　＋）　１８ば
どれかを同定する。

登録簿４３マネ、−ジメント制ｒｌｌ１１フィールド１
９５は正規の登録簿処理のほかに登録簿回ｔす活動全可
能にする。５ＩＴＡ１９６は関係あるデータ・ブロック
に相当する５ＩＴ４５エントリのアドレスを収容する。

回復部分１９７は回復を可能にする１組のフラグ全台む
。ハツシュ更新が要求されること、登録簿内のデータ構
造は更新を要求すること、及びキャッシュ４０中のアド
レスされたスロットは回復を必要とすることを指示する
フラグが含まれる。感知２００はホストへの感知又は状
況データの表示と関連して用いられるデータ制御構造で
あって、物理的ＤＡＳＤ１Ｂに対するエラー状態及び動
作状態と関連がある。Ｎ　Ｉ　ＣＷ２０１は物理的ＤＡ
ＳＤ１８の各々に対するビット有効フラグを収容し、Ｉ
ＣＷチェンがまだ再スタートされていないこと全指示す
る。ビットが１であるとき相当する物理的ＤＡＳＤ１８
１５そのようなチェノを有することを示す。ＷＱＰ２０
２は、現在書込みスケジュールされたフラグを有する書
込み待ち行列素子がクリヤされたこと且つ待ち行列が解
かれたこと、又はＰＩＮされたリストに掲載された処理
であってもよいこと及び待ち行列解除されること（ＰＩ
Ｎ手段に関連したデータであ、つテキャッシュ４０に記
憶されたものがＩ）　Ａ　Ｓ　Ｉ）　１８へ転送される
）を指摘する。そのエントリは書込み待ち行列エントリ
に対するＩｌｉなるポインタである。ＲＷＡＴ２０３は
ＤＡＳＤ１Ｂ読取り待ち行列の各々に対しエントリを有
する読取り作業割当て表である。各エントリは第１のキ
ャッシュ・スロットに対するポインタと、３つの論理的
デバイス作業スロットに対する次キャッシュ・スロット
・プラス・ポインタを含む。この表は要求がホスト１１
から受取られた順序と同じ順序で読取り活動が処理され
ることを保証するため、読取シ活動の割当てを制御する
。この形は重要である。何故ならばホスト１１がエラー
状態から回復しようと望んだとき、ホスト１１が読取り
要求を供給するのに用いた順序との関連で若しも記憶シ
ステム１０がエラー状態を報告することが出来るなら、
ホスト１１は回復を維持できるに過ぎないからである。

参照番号２０５は３つの部分を有する書込み待ち行列制
御を示す。Ｆ　Ｌ　Ｉ−Ｔ　２０６は、書込み待ち行列
エントリとして割当てのため利用可能なすべての自由エ
ントリの制御記憶７３中の作表である所の装置書込み自
由リストの頂上に対するポインタを有する自由リスト見
出しを示す。ＷＱＤ２０７は書込み活動が装置書込み待
ち行列全体に亘って平均に分散することを保証するとこ
ろの書込み待ち行列分散子である。ＷＱＤ２０７は、次
にサービスされるであろう特定ＤＡＳＤ　１　Ｂ’ｅ同
定するインデックス及びサービスｉｔｔ込むため、次に
質問されるべき書込み待ち行列に相当するピット有効マ
スクを含んだ所の読取り待ち行列分散子１９０と同様に
構成される。ＰＩＮ２０８は書取り又は書込み動作の無
事完了、又はＤＡＳＤｌＢの状況変化の発生に起因して
装置Ｐ　Ｉ　Ｎ　ＩＪストのエントリの除去を制御する
ためのデバイス活動指示子である。そのフィールドはＤ
ＡＳＤｌＢに従うピット有効フィールドである。

実際の書込み待ち行列エントリは参照番号２１０によっ
て示される。エントリ２１０はそのエントリと関連した
ＤＡＳＤｌＢのバイト内のピット位置によってアドレス
を同定するピット有効フィールドである所のデバイス・
マスクＤＭ２１１”ｆｉｌ”含む。このマスクはデバイ
ス督込み待ち行列見出し２２０に於けるマスク２２２の
イメージである。

Ｃ３Ｒ２１２は、シリンダ、セクタ、記録番号及びヘッ
ド・アドレスを含んだ記録の内部デバイス・アドレスを
収容する。ＩＮＤＥＸ２１３は登録簿４３に対するイン
デックスである。５ＳＡＲ２１４は近づ＜ＤＡＳＤｌＢ
に関連した動作のためキャッシュ４０をアクセスする記
憶アドレス・レジスタ７９のアドレスを収容する。ＣＡ
ＤＤＲ２１５はブロックを収容しているキャッシュ４０
のスロットのアドレスを収容する。Ｌ　Ｉ　Ｎ　Ｋ　２
１６は予定の順序で複数のエンドす全−緒にリンクする
ためのリンク・フィールドである。ＰＴＲ８（ポインタ
）２１９はＬＤＣＢ６２に対するベージング動作を受け
ているブロックのためのポインタ、及びベージング動作
を受けているブロックと関連した読取り待ち行列を受け
ているブロックのためのポインタ、を含む。

書込み待ち行列見出し２２０は種々のＤＡＳＤｌＢに指
定された書込み活動と関連した１組のレジスタである。

各レジスタはＤＡＳＤ１Ｂ書込み待ち行列の構造を制御
するため使用される幾つかのフィールドを収容している
。各レジスタは通常の２重リンクされたポインタ構成を
用いた２重リンクされたポインタ装置ＤＬＰ　２２１　
ｆｚ！：含む。ＤＭ２２２は以前に説明した装置マスク
を収容する。

ＤＡＤＤＲ２２３はＤＡＳＤｌＢの識別を収容する。Ｗ
Ｃ２２４は書込み待ち行列２１０に於ける要求の数を指
示するための作業カウントである。

ＷＲＲ２２５は書込み再スター）　７）ｉ　ＩＪ上セツ
ト結果として要求されること全指示する単一のピットで
ある。ＷＩＰ２２６は書込み動作が現在進行中であるこ
とを指示する。

第５図は読取り又は書込みデータ転送のためのＣＣＷ及
びＩＣＷの順序全図解している。直接アクセス・モード
（ＡＣ＝００　）では、読取り転送は信号’ｋＤＡｓＤ
１８からホスト１１へ直接的に転送する。これに反して
曹込み転送はデータをアドレスされたＤＡＳＤｌＢに向
って直間的に反対方向に転送する。ベージング・モード
（ＡＣ＝１０．０１又は１１）では、ＣＣＷ１３０のチ
ェノはセット・ベージング・パラメータ（Ｓ　Ｐ　ｌ）
　）　ＣＣＷ１３２で始まる。５ＰＰ１３２はＣＣＷ１
９（第１図）のバイト２２で同定された他パラメータば
かりか、順序的データが周辺記憶システム１０からホス
ト１１へ転送されるべきであるか否かを、記憶システム
１０をしてセットせしめる。一旦Ｓ　Ｐ　Ｐ　ｉ”記憶
システム１０に対する動作のパラメータを指示してしま
ったら、５ＥＥＫ　　ＣＣＷ１３３はシーク・コマンド
が周辺記憶システムへ転送される結果をもたらす。１実
施例では、シーク・パラメータはＳＰＰコマンドに組込
捷れた。

正規のＤＡＳＤアーキテクチャを用いると、シークは任
意の（ベージング・モードではＡＣ＝０１．１１又は１
０）セット・セクタＣＣＷ１３４（相当するセット・セ
クタｒ　ＣＷ２４は後述のように記憶システム１０内で
発生される）によって追従され、それは転じてサーチＴ
　Ｉ）同側１３５によつて追従される。今や記憶システ
ム１０はアドレスされたＤＡＳＤ　１　Ｂからデータを
読取る準備が読取りＣＣＷ１３６によってなされている
。ＲＥＡＤコマンドを受取ると、周辺記憶システム１０
は欄１３１に示された行動を取る。先ず第１に、ＳＥ　
Ｅ　Ｋ、セット５ＥＣＴＯＲ，及びサーチＩＤ同側コマ
ンドが箱１４０に積重ねられる。箱１３７で、第１図に
関連して説明されたように、登録簿４３サーチが天性さ
れる。ＨＩＴ（即ち要求されたデータがキャッシュ４０
中にあるとき）に対しては、そのコマンドを受取ったチ
ャネル・アダプタ３２を介してキャッシュ４０からホス
ト１１へと矢印１３８によって示されたように、データ
が直ちに転送される。他方、若しもデータがキャッシュ
中になかったことを登録簿４３が示したならば、そのと
き矢印１４１で示されたようにＭＩＳＳ（ミス）が生じ
る。チャネル・コマンド再試行（ＯＣＲ）は矢印１４２
で示、されるように記憶システム１０によって供給され
る。この活動はホスト１１に対して「信号が記憶装置１
０から受取られたときＣＣＷ１３６の読取りコマンドは
チャネルによって再び記憶システノ・１０へ送られなけ
ればならない」ことを告げる。これが起きている間に記
憶システム１０は、ホスト１１から受取られた積重ねコ
マンドから取出される５ＥＥＫ　　ＩＣＷ１４３で始す
るＩＣＷ１４３−１４８のチェノを構築する。マルチト
ラック動作に対しては、ＩＣＷはサーチＩ　］）パパラ
メタから供給される。５ＥＥＫ　　ＩＣＷ１４３の後に
、レコード数から算出されたセクタ値を持つＳ　Ｉｉ：
　Ｔ　　Ｓ　Ｅ　ＣＴ　ＯＲＴＣＷ１４４が続く。１４
５に於て、ＣＡＣ６１人力がセット・キャッシュＴＣＷ
１４５にもたらす。このＩＣＷ１４５はｒ）ＡＣ５６Ｐ
をして、データが読取られるべきシステノ・記憶３０の
アドレスを適切なＳ　Ｓ　Ａ　Ｒ７９へ挿入させる。若
しもデータの複数のブロック力（転送ツれるべきである
ならば、参照番号１４６で示されたように複数のセット
・キャッシュｒｃｗ−ａ＝生じる。その後で５ＩＤＥ　
ＣＣＷ１３５に相当するサーチＩＤ同側ＩＣＷ１４７が
生じる。サーチＴＤ同側ＩＣＷ１４７は最初のセット・
キャッシュＩＣＷ、１４５に相当する。これはデータの
複数のブロックが１つだけＩＣＷ１４７’（ｒ用いて順
に読取られることを意味する。次に、転送されるべきデ
ータ・ブロックの数に等しい多数のＲＥＡＤ　　ＩＣＷ
１４８コマンドが、ＳＥＴ　　ＣＡＣＨＥ　　ＩＣＷの
数によって示されたデータのブロックの予定された数を
読取るため、ＤＡＣ５６Ｐへ与えられる。読取りが完了
すると、それはアドレスされたＤＡＳＤｌＢからデータ
を、５ＳＡＲ９７にセットされたアドレスでキャッシュ
４０へ転送するのであるが、周辺記憶１０は装置終了（
ＤＥ）’に矢印１５０で示されたようにホスト１１へ供
給する。ホスト１１はＣＣＷ１３６に相当する１５１に
於て周辺コマンドを再発行することにより直ちに応答す
る。周辺記憶１０は１５２に於て登録簿４３をサーチし
て、今正に実行したＩＣＷチエンが原因となってＨＩＴ
’！ｒ結果として生じること勿論である。その後データ
は矢印１５３で示されたようにキャッシュ４０からホス
ト１１へ転送される。１３６に於て、要求されたデータ
・ブロックに対してデータが転送されなかった１易合ｒ
ｔｃは他のミスが生じる。

そのときＣＣＲ（チャネル・コマンド再試行）がホスト
１１へ与えらｆする。このｃ　ｃ　ｒｔは、周辺記憶１
０がデータ全アドレスされたＴ）ＡＳＤｌ　Ｂから転送
することが出来なかった７ＪＴ、実ｅ反映する。

そのときホスト１１はそのコマンドを再試行し、若しも
再試行が不成功に終るならば、ホスト１１は本発明の範
囲を越えて標準のディスク記憶装置回復技術を用いて回
復を試みるため直接アクセス（ＡＣ＝ＯＯ）’！ｒ使用
することが出来る。「・・・」１５４は種々のＤＡＳＤ
ｌＢに対し種々のＣＣＷチェンが挿間されうることを示
し、上述の動作はその数だけ反復されることを示す。Ｉ
ＣＷチェンはＣＣＷのチェノの順序を必ずしも追わなく
てもよい。周囲の事情次第でＴＣＷチェンが構築され且
つ後で発生するＣＣＷチェンによって使用されてもよい
。そのような可能性はＣＣＷチェンに関するＩＣＷチェ
ンの非同期形態を示す。通常は、最初のＣＣＷチェンは
最初に生じるＩＣＷチエンを結果として生じる。いつで
も別々のＩＣＷチェンは各ＤＡＳＤ１８に対して活動的
でありうる。。

第６図はＡＣＥ５０から供給された解読済みのリセット
・コマンドの受取シに続くＤＡＣ６１の動作を示す。

機械動作はＡＣＥ５０からリセット・コマンドを受取る
ことにより２３０に於て始まる。２３１に於て準備行動
が用意される。これらはＰＣＢ５９（第４図）からの大
域フラグ１６０の取出し及びリセット・ピット１６３の
セツティングを含む。

システム記憶３０と関連した感知データはリセットされ
る（第２図の制御記憶７３の感知バッファ８５がリセッ
トされる）。キャッシュ４０もリセットされる。２２９
に於てキャッシュ４０のリセットからの戻りコードがチ
ェックされる。エラー・フリー・キャッシュ・リセット
に続いて、２３２に於てプロセッサ３１Ｐ７）（ＰＣＢ
５９のすべてのフラグ１６２の廃棄を検査する。若しも
全フラグ廃棄がセットされているならば、プロセッサ５
１Ｐは接続点２４５を介して後述の４ａ、Ｉｔ動作に進
む。若しも全フラグ廃棄がオフであるならば（これが普
通のケースである）、若しも登録簿４３はリセットか受
取られたとき更新処理中であったなら、この状態からの
回復が第７　Ｉｌｌで詳述されるように２３３に於いて
なされる。換言すれば登録簿４３は、記憶システム１０
の状況が登録簿４３の状況によって精管に反映されるよ
うに、リセット受取りの直前に完了した最後の動作に反
映しなければならない。プロセッサ３ＩＰは２３４に於
いて、第７図に示された機械動作によって与えられた戻
しコードを検査する。非零の戻しコードＲＣは登録簿４
３の更新中にエラー状態が生じたことを示す。登録簿４
３の動作中のエラーはプロセッサ３１Ｐをして、キャッ
シュ４０の内容が廃棄されるようにＰＣｎ５９中に大域
フラグ１６０の廃棄１６２ｉセツトさせる。このときプ
ロセッサ３１Ｐは２３５に於いて据置きユニット・チェ
ックＤＵＣ９７′ｆｒ：ＰＣＢ５９（第４図）中ヘセッ
トする。リセットは論理的装置へ向けられることを想起
されたい。従ってリセットはすべてのアクセスに反映さ
れる。ＤＵＣ９７はＰＣＢ５９にある。

従ってＤＵＣ９７はアドレスされた論理的デバイスのた
めにＰＣＢ５９（第４図）にセットされる。

若しも２３４に於て登録簿４３がリセット（ＲＣ−〇）
からうまく回復したならば、プロセッサ３１Ｐは論理径
路２３６を２３７にある読取り回復へ移る。読取り回復
の成功動作は戻りコードＲＣをチェックすることにより
２３８に於てプロセッサ３１Ｐによってチェックされる
。若しもエラー状態が起きたならば（ＲＣ＼０）、ＤＵ
Ｃ９７が２３９に於てセットされる。エラー・フリー・
リセットのためには（ＲＣ＝０　）、プロセッサ３１Ｐ
は直接的にステップ２４１へ向って論理径路２４０をた
どる。受取られたリセットによって割込まれた任意の読
取り非待ち行列動作はステップ２４１で完成される。そ
れからプロセッサ３１Ｐは次に説明される機械動作全達
成するため論理径路２４５を介して進む。２４７に於て
若しも有効な読取り又は書込み動作が行なわれなかった
ならば、又は２４６に於て若しもＬ　Ｋ　Ｐが有効なエ
ントリを持たなかったならば（Ｖ＝０）、２４Ｂに於て
感知データが累積され、それがエラーを指示する。

ＰＣＢ　５９のＤＵＣ９７はこのエラーを次のスロット
に於てホスト１１へ報告するため記憶システム１０を動
作可能にするようセットされる。

達成される次の機能は、イ１効ビットＶ１２７（第４図
）が活動状態にセットきれるかどうかを決定するためＬ
ＫＰ　２５にアクセスすることを含む、相当するＤＡＳ
Ｄ１８の状況の検査を巻込む。これは有効エントリがＬ
　Ｔ（Ｐ　２５にあることを意味する。実状がそうであ
るとき、プロセッサ３１Ｐは２４７に於て読取り又は書
込み動作か達成されたかどうかを決定するためＰＰＡＲ
ＭＳ８１　（ＬＤＣＢ６２）全検査する。

若しもＰＰＡＲＭＳ８１が読取り動作を示すならば、ス
テップ２６５以下（後述）が達成される。

ＬＫＰ　２５で示される書込み動作に対しては、プロセ
ッサ３１Ｐは書込み又は記録動作に関連したリセット動
作を達成する。２６０に於て、ＰＣＢ５９のセクション
１８７にあるアドレスされた装置のだめの装置割当てフ
ラグがリセットされる。

アドレスされた装置に対する書込み待ち行列見出し２２
０か、書込み再スタートの要求されたことを指示するた
めＷＲＲ２２５Ｔｈ１にセットするようアクセスされる
。大域フラグ１６０ＤＷＳＲ１６１に於て、書込み再ス
タートに関連した大域フラグもセットされる。ＬＫＰ　
２５はリセット・コマンドを受取りつつある論理的デバ
イスに関連したＤＡＳＤｌＢのためのデバイス・アドレ
スＤＡＤＤＲを受取る。その後２６１に於て■ＣＷチェ
ンがリセットされて、それと関連した任意の活動が丁度
セットされたフラグによって指示されたような完全な再
スタートヲ要求し、且つホスト１２によって希望された
リセット機能を達成されるようにする。

ステップ２４７に於てＬＫＰ２５で示された読取りモー
ドに対しては、読取りが進行中であるかどうかを決定す
るため２６５に於てプロセッサ３１ＰがＬＤＣＢ６２Ｒ
ＰＡＲＭＳフラグＲＩＰ１１１を検査する。若しも読取
りが進行中でなかったならば、ＬＫＰ２５のすべての状
態に対して達成される所の後述の幾つかのリセット機能
を達成するため論理的径路２６６へ進む。読取り進行中
はプロセッサ３１Ｐが２７０　Ｉｆ（、於てＬ　Ｄ　Ｃ
Ｂ６２を検査して、リセット・コマンドが受取られたチ
ャネル・アダプタ３２とＣＮＬ　　ＭＡＳＫ９１がマツ
チするかどうかを調べる。若しもマツチしなかったなら
ば、所与のＬ　Ｄ　Ｃ１１に関するそれ１ｕ上の活動は
もはや行なわれる必要がない。即ちリセットは現在の制
御ブロックによって示される論理的デバイスへ適用され
ない。均等性のためには、リセットは論理的デバイスへ
適用されない。その後２７１に於てプロセッサ３１Ｐは
第１１図に関して詳述されるように論理的デバイス全リ
セットする。２７２に於て、論理的デバイス全リセット
することからもたらされる戻りコードはエラー状態につ
いてチェックされる。戻りコードＲＣ＝００とき、エラ
ー状態がないことを指示するため論理的径路２７３へ進
む。２７２に於て戻りコードＲＣ＼０のときＰＣＢ５９
（第４図）の据置きユニット・チェックＤＵＣ９７７）
Ｋ活動状態にセットされる。ＤＵＣ９７はホスト１１か
ら次のスター）ＩＯ（ＳＩＯ）の受取りに基づいてエラ
ー状態の報告を可能ならしめるためのプロセッサ３１Ｐ
に対するメモリ・フラグである。然る後プロセッサ３１
Ｐは論理径路２６６へ進む。

ＬＤＣＢ　６２がリセット・コマンドを受取っているチ
ャネルと同時発生しないときは、プロセッサ３１Ｐは２
７５に於てＤＡＳＤｌＢに相当するＤＡＤＤＲをＬＫＰ
２５の中に入れる。２７６に於てＩＣＷチェンがリセッ
トされ、２７７に於てＩＣＷ処理が受取られたリセット
によって中断されたこと及び論理的リセツ）　（ＬＯＧ
Ｒ８Ｔ　）は達成されなかったことを示すため、内部制
御フラグがセットされる。２７８に於ては第１２図に関
連して後述されるように、読取りリセット動作が活性化
される。その動作は中断された読取り要求を作業待ち行
列から外すこと、及びそのような読取り要求に掛り合っ
たすべての資源（キャッシュ又は装置割当て）を自由化
することを含む。読取りリセット動作の完了が２８０に
於て、零のエラー・フリー戻しコードについて検査され
る。論理的径路２６６のあとにシステム制御ステップ２
５０以下が続く。エラー状態に対しては、プロセッサ３
１Ｐが２８１に於て、アドレスされた論理的デバイスの
ためＰＣＢ５９のＤＵＣ９７’ｉセツトする。

リセットされた機械動作のシステム制御機能は、第９図
と関連して説明されるようにＤＡＳ、ＤｌＢに対する書
込みリセットｆ：達成する所の２５０に於て始まる。２
５１に於てＬ　Ｋ　Ｉ）　２５．４示子■１２７が零に
リセットされる。２５２に於てすべての論理的デバイス
に対するＬＤＣＢ６２が第１０図に関連して説明される
ように走査されて、他の論理的デバイスに対するリセッ
トの不本意な伝播（即ちどのＬＤＣＢ　６２のエントり
がリセットされるべきであるか）を発見するように働く
。第９図は上述のシステム・リセットに関連した機械動
作を示す。その後２５３に於て、ＤＵＣ９７が検査され
る。若しもＤＵＣ９７＝１ならば２５４に於て、ユニッ
ト・チェックに関連した状況が次の８１０に於ける上位
機１１への報告のためにアセンブルされる。２５５に於
て、プロセッサ３１Ｐはそのディスパッチャ（タスク指
名者）に戻る（それはプログラム式機械に対する通常の
ディスパッチャであるから図示及び説明を省略する）。

第７図はリセット・コマンドの受取り後の登録簿４３の
一致性を回復することに関連した機械動作全図解してい
る。登録簿４３は、キャッシュ関連機能がリセットによ
って中断されているとき又は登録簿４３が更新されつつ
ある間はいわゆる一致性状態に置かれなければならない
。２レベルの更新カ与えられる。第１のレベルは第２の
レベルの前に達成される。第１のレベルは制御記憶７３
のＡＤＥＢ７６中又はシステム記憶３０中に駐在する個
々の登録簿４３エントリか有効であることを保証する。

これらのエントリはデータが制御記憶７３とシステム記
憶３０の開音転送される間に生じるリセット（それはエ
ントリ”ｋ’Ｆｆｆｓ分的に更新された不一致状態に残
す）の結果として無効になるかも知れない。正常な動作
中に更新する任意の登録簿４３は回復パラメータ・フラ
グ（図示せず）が制御記憶７３にセットされる結果をも
たらす。

更新が完了すると回数パラメータは消去される。

これらのフラグ（図示せず）は第７図に示された機械動
作と関連して使用される。リセット・コマンドの受取り
に続く登録簿４３の更新中に、プロセッサ３１Ｐは先ず
回復インティケータを調べる。

回復インディケータｌ５ＯＮであるときプロセッサ３１
Ｐは制御記憶７３から、保管された更新パラメータを検
索し、登録簿４３の中断された更新を再スタートさせ且
つ完成させる。リセット回復の第２のレベルは種々のデ
ータ構造の構成要素内での一致性を保証する。これは第
１のレベルの回復が完了した後にのみ動作しうること明
らかである。

何故ならば登録簿４３の完全性はう寸く一致させるため
の前提条件だからである。。

登録簿４３を更新するための機械動作は２８５に於て始
する。制御記憶７３の回復パラメータに依存して５方向
分岐２８６が作られる。若しもその登録簿が一致性状態
にあるならば、論理的径路２８７へ至るＯＫ分岐をたど
ってステップ２８８へ向う。ステップ２８８は戻りコー
ドＲＣ＝００及び登録簿回復フラグ−００をセットする
。ディスパッチャはその後戻される。制御記憶回復パラ
メータは固定畑れた機械動作ｋ　ＩＪ上セツト中断した
こと全表示してもよい。キャッシュ・ブロック・スロッ
ト状況は変更されなければならないかも知れない。従っ
て状況論理的径路２９０は２９１へ進み、そこでブロッ
ク状況全セットする。登録簿４３エントリを指すインデ
ックスは修正されて書込まれる。種々雑多のフラグを指
示するパラメータがセット又は消去される。起りつるエ
ラー状態はキャッシュ・ブロック状態全セットすること
から取られるエラー出口２９３で検査されうる。

エラー出口２９３はプロセッサ３１が大域フラグ１６０
中のすべてのフラグ１６２の廃ｇ：ヲセットすることを
生じさせる。ブロック状況は適当な登録簿４３工ントリ
全選択的に削除することにより変更される。即ち登録簿
４３中のエントリは更新され終えていてもよいが、キャ
ッシュに対する対応する動作は完成されなかった。従っ
てそのようなエントリの削除は登録ｆ４とキャッシュの
間の一致性を生じさせる。２９５に於てエンドすが削除
されるべきか否かについて検査される。２９６に於て、
そのような不一致性エン）ＩＪ７）ｒ削除される。

削除が必要とされないときは、プロセッサ３１は２９７
に於て終了状況（ＲＣ＝０、ＤＴＲＲ＝０）を作るため
ステップ２９５から左へ進む。ステップ２９７から戻り
がなされる。ステップ２９６は論理的エラーを検出する
結果イ〔生じてもよく、従ってプロセッサ３１はこのス
テップからエラー出口２９３をたどっても」二い。

アンリンク登録簿エントリプバ要求されるときは、論理
的径路２９５はステップ２９６へ進む。インデックス１
０７に収容された登録簿インデックスがｐ、　Ｄ　Ｅ　
Ｂ　’７６から取出される。ＡＩ）ＥＲ７中の逆方向ポ
インタ（図示せず）も又取出される。若しも逆方向ポイ
ンタが空白であるならば、インデソクス１０７の内容が
記憶される。そうでなければ逆方向ポインタによって指
示された登録簿４３のエントリが登録簿４３から読出さ
れる。ＡＤＥＢエントリの順方向ポインタは今述べた登
録簿４６エントリ中に記憶される。この作用はＡＤＥＢ
７６エントリを逆方向ポインタによって指示烙れたエン
トリからリンク状態を解く。順方向ポインタからのリン
ク状態解除の付加的処理は同様な手順に従う。当業者な
らば上述のリンク状態解除動作はＡＤＥＢ７６のリンク
１０９で表わされたような２重にリンクされたリストか
ら任意のエンドＩＪ　ｋリンク解除するために見出され
た代表的なものであることがわかる。この動作は２９３
に於てエラー出口で生じるエラー状態をもたらすこと勿
論である。

ＡＤＥＢ　７６のエントリ全登録簿４３リンク・リスト
中にリンクすることにあててもよい。この動作はプロセ
ッサ３１Ｐによって開始され、論理的径路３００を通り
、２つのエントリのリンク・フィールド１０９を修正す
ることを介して登録簿エントリを登録？ｅ４６リンクへ
リンクする所の実行ステップ６０１へ進才せる。登録簿
に於てハツシュ・クラスとして見出された」：うな２重
リンクされたリストに成るエンドりをリンクすることは
周知であるから詳述しないことにする。更にＡＤＥＢ７
／）の内容によって表わされるデータのブロックはＭＲ
Ｕ（峡近最も使用されたの表示）を作らなければならな
い。この場合、プロセッサ３１Ｐは論理的径路３０４を
たどってステップ３０５へ進み、これは最近最も使用さ
れ、たことを表わすブロックを作る。最近最も使用及び
最近最も不使用の２重にリンクされたリストけ周知であ
るから詳述しないことにする。そのＪ：うなリストは既
知ノｆｔ　喚技術に用いてキャッシュ４０のスペースを
制御するため置換アルゴリズムと関連して使用される。

登録簿４３が更新されるべきときセットされる制御記憶
７３（第２図）の回復パラメータは、配憶装置ｆ１０の
すべてのプロセスを中断する所のリセット・コマンドの
受取りにより登録ン（つを更新させる。例えばハツシュ
・クラスにリンクされ、ハツシュ・クラスからアンリン
クされたＭＲＵにするため又はキャッシュ４０のブロッ
クの状況が変戻されるようにするため、成るブロックに
よって登録簿４３が更新されるべきであるときは、登録
簿４３を記憶システム１０の実際の動作状況と一致させ
るためこれらのパラメータがリセット処理に於て使用さ
れる。

第８図はリセット動作と関連した第６図の割当てキャッ
シュ・セグメントの回復のステップ２３７の詳細を示す
。これらの機能は複数の機械動作によって共有される。

従ってリセット回復のため３１０に於てプロセッサ３１
Ｐにより図示の機械動作がなされると、プロセッサ３１
Ｐの舵取りフラグ（図示せず）が３１１に於て零にセッ
トされる。これらの機械動作に対する他のエントリ（リ
セット後に必要とされるような、機能の循環を必要とし
ないエントリ）は３１４に於て入る。プロセッサ３１Ｐ
はＢＳＴ７８（第４図）の各登録簿インデックス１２２
−１２３の都度１回ループ３１２を実行する。先ず３１
３に於てプロセッサ３１ＰはＢＳＴ７８区域ＤＥＬＥＰ
　１２０を調べる。

若しも値が零であるならキャッシュ４０のアドレス可能
セグメントが処理される必要はない。従って戻すコード
零が３２１に於てセットされ、３２２に於て戻シが行な
わノ１．る。Ｄ　ＩＣＬ　Ｅｌ）　１２０が零でないと
きは、プロセッサ３１　Ｐはステップ３１５へ進み、登
録名フィンテックス１２２がＡＤＥＢ７６区域１０７に
収容きれているのと同じインデックスであるかどうかを
検合する。若しも両者が同一であるならば、ＢＳＴ７８
のインデックスはキャッシュ４０の戦後の活性ブロック
全指示して３１乙に於て、ＡＤＥｎ７６で指示されたブ
ロックに関するリセット時間に於て鼾見在の記憶又はデ
ータ転送動作が起きたかどうかを指示するためプロセッ
サ３１ＰはＡＤＥｎフラグ（図示せず）を検査する。若
しもこの活動がりＬ往行なわれているならば、６１７に
於てプロセッサ３１Ｐは」二連の舵取りフラグ全検査す
る。若しもフラグが１であるならば単一の検査が完了し
てプロセッサ３１ＰｉＫ３２２１Ｃ於てディスパッチャ
へ戻ること全許容する。フラグが０であるならばＢＳＴ
７Ｂの完全スキャンを保証するためループをたどり続け
なければならない。次に３１８に於てプロセッサ６１Ｐ
ｆｄＥＫ１２１ｅ検査する。若しもそれが零であるなら
ばすべての作業が完了されてディスパッチャへ戻る（３
２２）。若しも零でないならば５１９に於て１を減算す
ることによりＥＫ１２１カウン）７’ｌＺインデツクス
される。どれかの分岐ηＳループ出口を指示する才でル
ープヲ操返すようにステップ３１３へ導く論理径路３２
０によってループが閉成される。

分岐ステップ３１５及び３１６はプロセッサ３１Ｐが論
理径路３２３をたどってステップ３２４へ進むようにす
る。このステップ３２４はＢＳＴ７８のＤＥＬＥＰ　１
２　Ｄ［Ｊ：つて指定さレタ登録簿エントリで決定され
たブロックに相当するキャッシュ４０のスロツ）ｋ解放
する。即ち「スロット」と呼ばれるアドレス可能領域に
あるキャッシュ４０に記憶された任意のデータのアドレ
ス可能性は、登録簿４３のエン）　ＩＪを消去し且つそ
のエントリをメモリ技術で周知のようにそのハツシュ・
クラスからアンリンクすることによって破壊される。ス
ロットの解放に続いてプロセッサ３ｉＰは３２５［於て
戻りコードを検査する。若しも戻りコードが零であるな
らば（つ才りエラーが無いならば）、論理径路３２６が
プロセッサ３１Ｐをステップ３１７に於てループ３１２
へ導く。若しも零でないならば（エラーが生じているな
らば）、プロセッサ３１Ｐがそのエラーはキャッシュに
関連したエラーであるか否かについて検査する。若しも
そのエラーはキャッシュに関連したエラーではないなら
ば、３２８に於て検出されるべき論理的エラー（プログ
ラム・エラー又は論「１［！回路エラー）の可能性があ
る。論理的エラーに対しては、プロセッサ３１１’は登
録Ｍ４３の完全性及びキャッシュ４０中のデータの完全
性が疑わしいことを知る。従ってキャッシュ４０中のす
べてのデータが追放されるように大域フラグ１６０のＤ
ＩＳＣＡＲＤ（放棄）１６３’、ｉｌにセットするため
にＰＣＢ５９がアクセスされる。その後論理径路３３０
をたどってプロセッサ３１Ｐはステップ３２７の出口へ
進みそこでステップ３３１　’２％行する。

これはＢＳＴ７８をアクセスしてＥＫ１２１Ｔ）ＥＬＥ
Ｐ　１２０’に零にセットする。この働きは今検出され
たエラー状態に起因してＢＳＴ７８のスキャンを阻止す
る。論理径路３２２を介してディスパッチャ（図示せず
）への戻りが行なわれる。上述のエラーは周知のエラー
表示技術を用いてホスト１１へ適宜報告される。

第９図ｉｄＤ　Ａ　Ｓ　Ｄ書込み制御のリセット全図解
している。リセットの時点での記憶システム１０の動作
状態次第で３つの異なった機能が達成される。若しもＬ
ＫＰ有効ビットＶ１２７７’）Ｅリセットの時点で存在
するならばＤＡＳＤに対する書込みは阻止された。そし
て記憶システム１０は阻止された書込みが後の時点で再
開されるように今やセットされる。このリセット回復は
書込み待ち行列ヘッダ２２０ノＷＩ　Ｐ　２２６にクリ
ヤすることにより達成される。書込みスケジュールＷＳ
　２７０’　（７３）　　　　　　　　　　　　　、Ｑ
ｃ％−フラグがクリヤされ且つＤＡＳＤ１８に対する畏
込みが完了していないにも拘らず書込み待ち行列から除
かれていた所の部分的に後処理され２るロックかありう
る。この場合はｗｓＦＦＲＥ２２８がその部分的［冗成
された書込みの再試行全可能ならしめる。又、キャッシ
ュ４０のためのＰＩＮリストに載せられた部分的に後処
理されるブロックも嘗込み待ち行列２２０から取除かれ
ている。ＷＳＦＦＲＥ２２８はブロックがキャッシュ４
０へ失踪にＰＩＮされる前にセットされ２、そしてブロ
ックが解放された後にクリヤされる。この要領でｗ　Ｓ
　Ｆ’　Ｆ’　Ｒ■＞はこれらの動作の′）こ了を保証
するための調整ケする。

第９図の機械動作図け３４０で始する。３４１に於てＬ
ＫＰ２５は、パラメータ及びＤＡＳＤアドレスＤ　Ａ　
Ｄ　Ｄ　ＲをＬ　Ｋ　１）　２５から取出してプロセッ
サ３１Ｐへ送るため感知される。３４２に於てＷｓＦＦ
ＲＥ２２８７）ｉ零であるか否かについて検査される。

若しも書込み待ち行列エントりが待ち行列解除され々か
ったならば（即ちＷ　Ｓ　Ｆ　Ｆ　Ｒ（７４） Ｅが零に等しくなかったならば）、エラー検査を行った
後３４３に於てプロセッサ３１　ＰｌｄＬＫＰ２５から
取出されたＤＡＤＤＲによって指示されたＤＡＳＤｌＢ
のだめの書込みスケジュール・フラグＷ８２７０に検査
する。若しも当の装置のＷＳ２７０が零に等しいならば
、その装置に対する曹込み待ち行列エン）　’Ｊ　２２
０が解放される（つ捷り消去される）。若しも零に等し
くないならばそのステップは省略される。そのときろ４
６に於てプロセッサ３１ＰはＷＳＦＦＲＥ２２Ｂをクリ
ヤする。

ステップ３４２に戻って、若しも書込み待ち行列がクリ
ヤされたならば径路３４７を通り、３４８に於てプロセ
ッサ３１ＰはＰＣＢ５９、ＤＷＳＲｌ　６１に検査して
大域フラグ１６０の書込み再開フラグがセットされるか
否かを決定する。若しも再開フラグがセットされるなら
ば３４９に於てＤＷＳＲ１６１が零にクリヤされ、苺込
み待ち行列エントリ２２４（当の装置）のＷＲＲ２２５
及びＷＩＰ２２６もクリヤされる。ＤＡＳＤｌＢの動作
をチェックするためのＩ）ＡＳＤＩＴｔ間切れタイマー
（図示せず）も又クリヤされる。然る後プロセッサ３１
Ｐはディスパッチャへ向う径路３５０へ進む。ステップ
３４６及び３４８からの戻りも又達成される。

ステップ３４２−３４３間又はステップ３４５−３４６
間でエラー状態を検出すると、エラー径路３５１のあと
にステップ３５２が続く。ここでプロセッサ３１ＰはＷ
ＳＩＩ″Ｉｉ’　Ｔ也Ｅ２２８をクリヤシ、且つＬＤＣ
Ｂ６２のユニット・チェック（図示せず）を１にセット
し、「１．つ、ｉＣ’ｆｆ当なフラグ（図示せず）をセ
ットすることに」：り適切なエラー回復手順を呼出し、
そして径路３５０を通って戻る。

第１０図は、受取ったリセット・コマンドによってどの
ＬＤＣＢ　６２エントリが影響を受けたかを決定するだ
めのＬ　Ｄ　Ｃｎ　６２のスギヤニ７”ｋ示す。スキャ
ンは３５５に於て始するが、それは第６図のステップ２
５２の始点に相当する。３５乙に於てプロセッサ３１Ｐ
はＬＤＣ１１６２のＬ　ＤＡＤＤＲ９２と、ＣＣＢ６３
に記憶されたＬＤＡＤＤＲ（図示せず）とを検査する。

若しもＬＤＣＢエントリか、リセット・コマンドを有す
るＡＣＥ５０から受取ったチャネル・マスク１ＬＤｃＢ
６２のＣＮＬＭＡＳＫ９１と比較することによって決定
されたのと同じ論理的デバイスを有するならば、３５７
に於て論理的デバイスは第１１図に関して後述されるよ
うにリセットされる。後で明らかにされるようにエラー
出口３５８へ進むかも知れない。３５９に於てＬＤＣＢ
　６２のためのポインタ（ＬＤＣＢＰ）ｆｉＥそれ全１
ずつ増分することによりインデックスされる。３６０に
於てスキャンの完了がチェックされて、インデックスが
記憶システム１０内のＤＡＳＤｌＢの数の６倍（３は実
際０ＤＡＳＤ１Ｂに対する論理的デバイスの数）である
か否かが調べられる。若しも３倍でないならば論理径路
３６１がプロセッサ３１’Ｐをエントリ点３５５へ戻す
。若しもスキャンが完了されたなら、論理径路３６２を
経てディスパッチャへの戻りが生じる。

ステップ３５６の比較が一致しないときプロセッサ３Ｉ
Ｐは先ず、ＤＡＳＤｌＢからの読取りがＲＥＱＤｌ　１
０によって示されたように要求されているか否かを知る
ため、当の装置のためのＬ　ＤＣＢ６２に検査すること
によりステップ５６５を実行する。若しも読取りが要求
されていなかったならば、ステップ３５９が実行さノ１
．てＬ　Ｄ　ＣＢスキャンを継続する。読取りが要求さ
れているならばプロセッサ３１１）は３６乙に於て内部
プログラム・フラグ（図示せず）をセラＩ・シ、これは
通常の態様での機械プログラム実行の流れ全制御する。

次に３６７に於てプロセッサ３１Ｐは第１２図に関連し
て後述されるように読取りリセットを行なう。３６８に
於て読取りリセットからの戻りコードが検査される。若
しも戻りコードが零であるならばリセットが完全に行な
われたことを意味する。

従ってステップ３５９が実行される。若しも戻りコード
が零でないならば、ユニット・チェック状態であること
明らかである。従って３６９に於て繰延ベニニット・チ
ェック（ＤＵＣ９７）が活動状態にセットされる。然る
後スキャンはステップ３５９全通って戻される。

第１１図のリセット論理的ＤＡＳＤ機械動作図は、ＬＤ
ＣＢ　６２エントリの読取り要求されたフラグＲＥＱＤ
Ｉ　１０及びＲＩＰフラグ１１１がセットされるとき、
リセット発生時に進行中のＩＣＷも又リセットされるよ
うに所与のＤＡＳＤｌＢのためＬＤＣＢ　６２エントリ
を検査する。次に若しもＬＤＣＢエントリがディスパッ
チャ・フラグ１７０の廃棄ブロック・フラグ１７４を持
つならば、３８２に於て読取りリセット作用が行なわれ
る。第１１図に示された機械動作は論理径路３７５に於
て如才り、３７６に於てプロセッサ３１ＰがＬＤＣＢの
ＬＤＡＤＤＲ９２會ＤＡＤＤＲに変換する（　ＬＤＡＤ
ＤＲのＡＣ部分全消去する）ようにする。３７７に於て
ＲＥＱＤフラグ１１ｏが検査でれる。若しも読取りが要
求されないならば戻りコード零（クリーン状態）が３７
８に於て表示される。若しも読取りが要求されるならば
３８０に於てＬＤＣＢ６２のＲＩＰフラグ１１１が検査
される。若しもリセット機能で読取りが進行していなか
った々らばステップ３８１が省略され、読取りが進行し
ているならばＩＣＷプログラムが零にリセットされる。

これはリセットによって中断された読取り動作の完全な
再開を可能にする。

３８２に於て第１２図の読取りリセットが行なわれる。

次に３８３に於てＴ、　Ｄ　ＣＢ６２廃棄ブロツク・コ
マンドが、コマンド・フィールド９３を検査することに
より探される。若しもそのコマンドが受取られているな
らば、ディスパッチャ・フラグ１７０の廃棄ブロック・
フラグ１７４がリセットされる。その後３８５に於て、
ＣＮＬ　　ＭＡＳＫ９１及びＬＤＡＤＤＲ９２を除き、
Ｌ　Ｄ　ＣＢ　６２がクリヤされる。３８乙に於てプロ
セッサ３１Ｐがディスパッチャへ戻−る。

第１２図は第１１図のステップ３８２のためのリセット
機能に関連した機械動作を示す。これらの機械動作は記
憶装置１０が実際の動作］Ｊに態に関係なくリセットさ
れた後に動作再開を可ｆＴヒならしめるためデータ構造
のりセツティングを継続する。

ＰＣＢ５９、ＬＤＣＢ　６２及びＬ　Ｋ　Ｐ　２５に対
しアクセスがなされる。読取りリセットは３９０に於て
始まり、３９１に於てプロセッサ３１Ｐが図示の機械動
作は装置リセット又は選択的リセットの何れで始められ
たか否かを検査する。リセット動作に対しては、４００
に於てプロセッサ３１ＰがＬＤＣＢ６２の読取り活性フ
ラグ１１２を検査する。若しも読取シが活性でないなら
ば、４０１に於て戻りコードが零にセットされ、３９７
に於て呼びルーチンへ戻る。読取りが活性であるならば
、４０２に於てプロセッサ５１ＰＦｉＬＤｃＢ６２のＲ
ＩＰ１１１′に検査する。若しも読取りがリセットの時
点で進行中でなかったならば、プロセッサ３１Ｐは３９
７に於て呼びルーチンへ戻る。

若しも読取りカリセットの時点で進行中であったならば
、４０３に於てＬＫＰ　２５がアクセスされて、ＩＣＷ
　■インディケータがリセット時点で零にセットされて
いたか（即ち読取りコマンドが未だ実際にＤＡＣ５６へ
転送されていなかったか）について、その記憶された装
置動作パラメータ・フラグ（図示せず）を検査する。

論理的リセットに対しては、プロセッサ３ＩＰはステッ
プ３９１からの径路３９２へ進む。３９３に於て読取り
は読取り待ち行列から外される。

この機械動作はＰＣｌ３５９の区」或１８０にあるＲＷ
Ｒ１８１によって指示されたような読取りサービス要求
を待ち行列から外す。待ち行列から外されるべき作業要
求はＬ　Ｄ　ＣＢ　６２、ＤＡＤＤＲ１１３を介して決
められる。この要領で任意の読取りが待ち行列から外さ
れる。Ｉ）　Ａ　Ｓ　Ｄに関連した待ち行列作業フラグ
は待ち行列作業フラグ１８０中で発見され次第リセット
さノ］、る。３９４に於てキャッシュ４０は第８図１と
関連して既に述べたようにリセットされる。３９５に於
てＬＤＣ’ｒ３６２は０ＤＥ９０が１にセットきれるよ
うにアクセスされる。３９６に於て、ＦＯＵＮＤ８０の
チャネルに関連したフラグを除き、Ｔ、Ｉ）ＣＢフラグ
が零にリセットされる。次に径路３９７を経由して戻り
がなされる。

【図面の簡単な説明】

第１図は本発明の技術ケ用いた周辺システムをそれに使
用されるコマンド構造及びアドレス構造と共に示すブロ
ック図、第２図は第１図のシステムのブロック式ハード
ウェア図、第６図は第１図のシステムと関連して使用さ
れる論理デバイスのだめの制御ブロックを示す図、第４
図は本発明を実施するとき第１図の装置の動作と関連し
て使用するベージング制御ブロック、論理的部分及び登
録簿制量のデータ構造を示す図、第５図は第１図のシス
テムのデータ転送機能を示す図、第６図は論理的デバイ
スのりセツティングを示す第１図のシステムの機械動作
図、第７図は論理的デバイス・リセットの結果として中
間ユニット・キャッシュ・メモリ登録簿の（財）新を示
す第１図のシステムの機械動作図、第８図は論理的デバ
イスのリセット中［周辺システムの中間ユニットのキャ
ッシュ・メモリをリセットすることに関連した第１図の
システムの動作を示す機械動作図、第９図は第１図のシ
ステムの周辺システムに対し書込み動作を行うときの論
理的デバイスのリセット動作を示す機械動作図、第１０
図は第１図のシステムに於けるリセットの不本意な伝播
をチェックするように論理的デバイスケスキャンするた
めのスキャニング制御を示す機械動作図、第１１図は第
１図のシステムの論理的デバイスのりセツティングを示
す機械動作図、第１２図は第１１シ１のシステムで起き
る読取り動作のりセツティングを示す機械動作図である
。 １０・・・・周辺記憶システム、１１・・・・ホスト、
１２〜１５・・・・入出力接続、１８・・・・直接アク
セス記憶デバイス（ＤＡＳＤ）、１９・・・・論理ブロ
ック、３０・・・・システム記憶、３３・・・・データ
回路、６４・・・・デバイス・アダプタ、３５・・・・
デバイス制御付加機構、４０・・・・キャッシュ・メモ
リ、４３・・・・登録簿、５６・・・・直Ｉメアクセス
ｉｌ制御、６１・・・・キャッシュ・アクセス制御、６
２・・・・論理的デバイス制御ブロック、６９・・・・
待ち行列レジスタ。 第１頁の続き ■発　明　者　リチャード・ニドワード・り一ツク アメリカ合衆国アリシナ用ツー ソン・バーバリ・コースト・ロ ーＦ１２５０５番地 、匂発明者　　ジエラルド・エルスワース・ティラー アメリカ合衆国アリシナ用ツー ソン・チャックワゴン・サーク ル１１３７３番地 光）発　明　者　チリル・ネルソン・トルアンアメリカ
合衆国アリシナ用ツー ソン・イースト・アベニュー・ デ・う・パン式２８３５６番地 Ｃ発　明　者　ジョン・スチーブン・ウィリアムス アメリカ合衆国アリシナ用ツー ソン・イースト・トウエンティ セブンス・ストリート８８５０番地 １９３−

Claims (1)

1. 【特許請求の範囲】 個々に独立した論理的デバイスとして複数のアドレスの
   うちの任意の１つを介してアドレスされる複数のアドレ
   ス可能デバイスと、上記すべてのアドレス可能デバイス
   に結合され１つの論理的デバイスとしてアドレスされた
   上記アドレス可能デバイスのうちの任意のもの及びホス
   ト・システムの複数の入出力接続のうちの任意の１つ間
   で信号全中継するための中間装置と、ケ有する周辺シス
   テムの動作方法であって、 各論理的デバイスのために、夫々の論理的デバイスに関
   連した周辺システムの動作状態を示す電気的表示？有す
   る制御ブロック全保持するステップ、 各物理的デバイスのために、上記複数の個々の論理的デ
   バイスに対して達成されるべき動作の待ち行列全維持す
   るステップ、 上記論理的デバイスに対する」−記入出力次続のうちの
   １つから、現在性なわれている内部動作の中断を含むリ
   セット信号を受取るステップ、上記アドレスされた論理
   的デバイスに対しては」二記制御ブロックに示された動
   作ｑ（−リセットするステップ、 他の論理的デバイスに対しては上記リセットにより中断
   された内部動作の予期しない効果の有無を調べるステッ
   プ、 若しも上記中断された内部動作が他の論理的デバイスに
   予期しない影響を与えているならば上記側の論理的デバ
   イスの実際の動作完了状態とは関係なく完了したものと
   して−１−開側の論理的デバイスの内部動作全表示する
   と共に−に開動作の待ち行列からエントリ全敗除くステ
   ップ、 を含み上記予期せず中断された内部動作の再試行が可能
   であること孕特徴とする周辺システムの動作方法。