JPS5867041A - 半導体集積回路 - Google Patents

半導体集積回路

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Publication number
JPS5867041A
JPS5867041A JP56166584A JP16658481A JPS5867041A JP S5867041 A JPS5867041 A JP S5867041A JP 56166584 A JP56166584 A JP 56166584A JP 16658481 A JP16658481 A JP 16658481A JP S5867041 A JPS5867041 A JP S5867041A
Authority
JP
Japan
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region
layers
regions
isolation
isolation regions
Prior art date
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Pending
Application number
JP56166584A
Other languages
English (en)
Inventor
Shigeru Kawamura
茂 川村
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Faurecia Clarion Electronics Co Ltd
Original Assignee
Clarion Co Ltd
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Filing date
Publication date
Application filed by Clarion Co Ltd filed Critical Clarion Co Ltd
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Publication of JPS5867041A publication Critical patent/JPS5867041A/ja
Pending legal-status Critical Current

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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
    • H10W10/01—Manufacture or treatment
    • H10W10/031—Manufacture or treatment of isolation regions comprising PN junctions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
    • H10W10/30—Isolation regions comprising PN junctions

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  • Element Separation (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、Ｐ　Ｎ接合から発生した空乏層を絶縁分離領
域の一部として用いるように構成した半導体集積回路に
関するものである。
半導体集積回路において素子領域を相互に分離するため
の分離領域（アイソレーション領域）としてＰＮ接合を
利用すること力１広く行なわれている。
第１図および第２図は従来行われていいるそのようなＰ
Ｎ接合分離構造を示す断面図および上面図で、ｌは所望
の回路素子を形成すべき第１導電型半導体領域（例えば
Ｎ型）からなる素子領域（アイランド領域）、２は素子
領域１を分離するだめの第２導電型半導体領域（例えば
Ｐ型）からなる分離領域、３は上記領域１．２間に形成
されるＰＮ接合である。
以上において上記分離領域２に対して回路の最低電位を
接続することにより、上記ＰＮ接合３は逆バイアスされ
るのでこのＰＮ接合３にはほとんど電流が障れないので
絶縁物と同じような高抵抗となるため各素子領域ｌ相互
は電気的に分離されるようになる。
しかしながら、このＰＮ接合分離構造においては必然的
に逆バイアスによってＰＮ接合３から空乏層４が発生す
るために、この空乏層４による容量が各素子領域ｌと最
低電位間に加わるようになるので高周波特性を低下させ
る欠点が生ずる。
本発明は以上の問題に対処してなされたもので、素子領
域を包囲する分離領域を複数に分断して形成し、これら
複数の分離領域に逆バイアス電圧が加えられた時発生す
る空乏層を相互に接触させ、この空乏層を絶縁分離領域
の一部とし工用いることにより従来欠点を除去し得るよ
うに構成した半導体集積回路を提供することを目的とす
るもりである。以下図面を参照して本発明実施例を説明
する。。
第３図は本発明実施例による半導体集積回路を示す上面
図で、５は複数の素手領域を包囲するように形成した分
離領域で複数に分暫して設けられる。
上記各分離領域５と素子領域１間に逆バイアス電圧を印
加することにより、各分離領域５からは空乏層４が発生
し逆バイアス電圧の増加に応じて周囲に拡がるので相互
に接触するようになる。この状態においては各素子領域
ｌは空乏層４と分離領域５とによって相互に完全に電気
的に分離されるようにな２、いわゆるアイソし一ジョン
されたしたがって以上のような本発明構造によれば、分
・離領域の面積を少なくすることができるので、従来構
造に比べて空乏層による、容量をずっと減少させること
ができる。したがって高周波特性を向上させることがで
き、これと共に分離領域の面積縮小により小型化が計れ
るのでコストダウンが可能となる。
また以上によって従来個別部品により構成していたもの
の集積化も可能となる′ので信頼性を向上させることが
できる。
【図面の簡単な説明】
第１図および第２画は共に従来例を示す断面図および上
面図、第３図は本発明実施例を示す上面図である。 ｌ・・・素子領域、３・・・ＰＮ接合、４・・・空乏層
、５・・・分離領域。 第１図 −２図 第３図 ロロ′ロロロロロロ区

Claims (1)

  1. 【特許請求の範囲】 ■、　複数の素子領域が空乏層に４よって分離されるよ
    うに構成したことを特徴とする半導体集積回路。 ２、第１導電型半導体領域からなる上言己複数の素子領
    域が複数の第２導電型半導体領域によって包囲され１．
    この第２導電型半導体領域に逆ノ（イアスミ圧を印加す
    ることにより上記空乏層を発生させるように構成したこ
    とを特徴とする特許請求の範囲第１項記賊の半導体集積
    回路。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012060085A (ja) * 2010-09-13 2012-03-22 Toshiba Corp 電力増幅器

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS4839875A (ja) * 1971-09-23 1973-06-12
JPS4840671A (ja) * 1971-10-01 1973-06-14

Patent Citations (2)

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Publication number Priority date Publication date Assignee Title
JPS4839875A (ja) * 1971-09-23 1973-06-12
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JP2012060085A (ja) * 2010-09-13 2012-03-22 Toshiba Corp 電力増幅器

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