JPH03190281A - 半導体デバイス及びピエゾ抵抗型トランスデューサとその形成方法 - Google Patents
半導体デバイス及びピエゾ抵抗型トランスデューサとその形成方法Info
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- JPH03190281A JPH03190281A JP2311685A JP31168590A JPH03190281A JP H03190281 A JPH03190281 A JP H03190281A JP 2311685 A JP2311685 A JP 2311685A JP 31168590 A JP31168590 A JP 31168590A JP H03190281 A JPH03190281 A JP H03190281A
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- forming
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
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- H10W20/01—Manufacture or treatment
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D48/00—Individual devices not covered by groups H10D1/00 - H10D44/00
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/124—Shapes, relative sizes or dispositions of the regions of semiconductor bodies or of junctions between the regions
-
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/01—Manufacture or treatment
- H10W10/031—Manufacture or treatment of isolation regions comprising PN junctions
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/30—Isolation regions comprising PN junctions
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Element Separation (AREA)
- Measuring Fluid Pressure (AREA)
- Pressure Sensors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体デバイスに関し、特にアイソレーショ
ン拡散域（分離拡散域）及び埋込み回路素子を有する半
導体デバイスに関する。
ン拡散域（分離拡散域）及び埋込み回路素子を有する半
導体デバイスに関する。
〔従来の技術と発明が解決しようとする課題〕一般に、
ジャンクション分離式バイポーラ・プロセスにおいては
、ＩＣチップ中の異なる回路間の分離はそれらの異なる
回路間に分離帯を設けることにより行われる。この分離
帯は、通常、サブストレートと同じ導電形を有するシリ
コン材よりなり、物理的にサブストレートと接触してい
る。多くの半導体デバイスにおいては、サブストレート
は電気的に大地に接続されている。このようにサブスト
レートが接地され、従って分離帯も接地されるから、分
離帯は単にチップの異なる回路を分離すると言う目的の
ためのみにしか利用することができず、ＩＣチップの回
路素子用の導出部（ｌｅａｄ。
ジャンクション分離式バイポーラ・プロセスにおいては
、ＩＣチップ中の異なる回路間の分離はそれらの異なる
回路間に分離帯を設けることにより行われる。この分離
帯は、通常、サブストレートと同じ導電形を有するシリ
コン材よりなり、物理的にサブストレートと接触してい
る。多くの半導体デバイスにおいては、サブストレート
は電気的に大地に接続されている。このようにサブスト
レートが接地され、従って分離帯も接地されるから、分
離帯は単にチップの異なる回路を分離すると言う目的の
ためのみにしか利用することができず、ＩＣチップの回
路素子用の導出部（ｌｅａｄ。
ｕｔ）を別途に設けなければならないため、余分の工程
が必要であり、それだけ時間及びコストが増大するとい
う問題があった。
が必要であり、それだけ時間及びコストが増大するとい
う問題があった。
上記のような問題を解決するため、本発明は分離帯を形
成するのと同じ工程で導出部も形成することができるよ
うにしたものである。これらの導出部は、抵抗素子、ピ
エゾ抵抗素子、あるいはＪＦＥＴＳ （接合型フィー
ルド効果トランジスタ）等を外部回路に接続するのに使
用することができる。
成するのと同じ工程で導出部も形成することができるよ
うにしたものである。これらの導出部は、抵抗素子、ピ
エゾ抵抗素子、あるいはＪＦＥＴＳ （接合型フィー
ルド効果トランジスタ）等を外部回路に接続するのに使
用することができる。
導出部はアイソレーション拡散域及びサブストレートと
反対の導電形を有する材料で形成された埋込み層によっ
てサブストレー、トより分離される。
反対の導電形を有する材料で形成された埋込み層によっ
てサブストレー、トより分離される。
導出部とサブストレートとの間に埋込み層を設けること
によって、導出部の接地経路はなくなる。
によって、導出部の接地経路はなくなる。
さらに、従来のバイポーラ・プロセスでは、はとんどの
場合埋込み層が用いられるので、既存のマスクを埋込み
層が必ずサブストレートとアイソレーション拡散域との
間に配設されるよう修正することにより、本発明は新に
工程を追加することなく達成することが可能である。こ
のように、本発明によれば、抵抗素子、ピエゾ抵抗素子
及びＪＦＥＴＳのような素子用の導出部を分離帯と別途
に設ける必要がないため、工程、時間及びコストの節減
を達成することができる。
場合埋込み層が用いられるので、既存のマスクを埋込み
層が必ずサブストレートとアイソレーション拡散域との
間に配設されるよう修正することにより、本発明は新に
工程を追加することなく達成することが可能である。こ
のように、本発明によれば、抵抗素子、ピエゾ抵抗素子
及びＪＦＥＴＳのような素子用の導出部を分離帯と別途
に設ける必要がないため、工程、時間及びコストの節減
を達成することができる。
第１図は、本発明をピエゾ抵抗型圧カドランスデューサ
として実施した本発明の一実施例の半導体デバイス５の
上面図である。図示のように、この半導体デバイスの上
面には酸化物被膜７０及び４つの導出部５０．５２．５
４及び５６が設けられており、これらの導出部には接点
カット（ｃｏｎｔａｃｔ ｃｕｔ）を設けてもよい。こ
れら４つの導出部は、第４図に示すような内部回路群を
外部回路（図示省略）と接続するための接続点として用
いられる。
として実施した本発明の一実施例の半導体デバイス５の
上面図である。図示のように、この半導体デバイスの上
面には酸化物被膜７０及び４つの導出部５０．５２．５
４及び５６が設けられており、これらの導出部には接点
カット（ｃｏｎｔａｃｔ ｃｕｔ）を設けてもよい。こ
れら４つの導出部は、第４図に示すような内部回路群を
外部回路（図示省略）と接続するための接続点として用
いられる。
次に、第２ａ図乃至第２ｒ図は、第１図の半導体デバイ
ス５を直線２−２に沿って切断した断面の側面図であり
、半導体デバイスの形成過程が示されている。第２ａ図
乃至第２ｆ図には、図をより見易くするため、酸化物被
膜７０は描かれていない。第２ａ図において、サブスト
レート１０は半導体材料で形成され、半導体材料として
はＰ形単結晶性シリコンを用いることが好ましい。第２
ｂ図には、Ｎ＋形領領域形成するためのドーパントを用
いてサブストレート１０中に埋込み層３０を拡散させる
状態が示されている。第２ｄ図には、このチップの埋込
み層は導出部５０及び５２の下側の部分に拡がっている
ように図示されているが、埋込み層がさらに導出部５４
及び５６の下側の部分にも及ぶよう形成することも可能
である。１つの埋込み層３０がこれらの全ての導出部の
下方の部分にまたがって形成される場合、その埋込み層
は後工程用のエツチング・ストップ（ｅｔｃｈｉｎｇ
５ｔｏｐ）として用いることができる。これに対して、
各々１つの導出部に接触する個別の埋込み層を４つ設け
ることも可能である。
ス５を直線２−２に沿って切断した断面の側面図であり
、半導体デバイスの形成過程が示されている。第２ａ図
乃至第２ｆ図には、図をより見易くするため、酸化物被
膜７０は描かれていない。第２ａ図において、サブスト
レート１０は半導体材料で形成され、半導体材料として
はＰ形単結晶性シリコンを用いることが好ましい。第２
ｂ図には、Ｎ＋形領領域形成するためのドーパントを用
いてサブストレート１０中に埋込み層３０を拡散させる
状態が示されている。第２ｄ図には、このチップの埋込
み層は導出部５０及び５２の下側の部分に拡がっている
ように図示されているが、埋込み層がさらに導出部５４
及び５６の下側の部分にも及ぶよう形成することも可能
である。１つの埋込み層３０がこれらの全ての導出部の
下方の部分にまたがって形成される場合、その埋込み層
は後工程用のエツチング・ストップ（ｅｔｃｈｉｎｇ
５ｔｏｐ）として用いることができる。これに対して、
各々１つの導出部に接触する個別の埋込み層を４つ設け
ることも可能である。
次に、第２ｃ図に示すように、埋込み層３０及びサブス
トレート１０の上面にエピタキシャル層４０が成長形成
される。この実施例におけるエピタキシャル層４０はＮ
形シリコンよりなる。
トレート１０の上面にエピタキシャル層４０が成長形成
される。この実施例におけるエピタキシャル層４０はＮ
形シリコンよりなる。
エピタキシャル層４０を形成した後は、第２ｄ図に示す
ように導出部５０．５２．５４及び５６と分離帯５８を
エピタキシャル層４０中に拡散形成させる（導出部は５
０．５２のみを図示）。これらの導出部は埋込み層３０
に接触するよう形成される。分離帯５８は、第１図に示
すように、環状に形成することができ、またこれによっ
て半導体デバイスの他の部分を取り囲むようにすること
もできる。ただし、必ずしも第１図のような配置、形状
に限定されるものではない。分離帯５８と導出部５０．
５２．５４及び５６は共に同じ工程で同じドーパントを
用いて形成される。
ように導出部５０．５２．５４及び５６と分離帯５８を
エピタキシャル層４０中に拡散形成させる（導出部は５
０．５２のみを図示）。これらの導出部は埋込み層３０
に接触するよう形成される。分離帯５８は、第１図に示
すように、環状に形成することができ、またこれによっ
て半導体デバイスの他の部分を取り囲むようにすること
もできる。ただし、必ずしも第１図のような配置、形状
に限定されるものではない。分離帯５８と導出部５０．
５２．５４及び５６は共に同じ工程で同じドーパントを
用いて形成される。
なお、これらの導出部は埋込み層３０に接触しており、
一般に回路素子を分離するために用いられる分離帯５８
は接地されたサブストレート１ｏと接触している。
一般に回路素子を分離するために用いられる分離帯５８
は接地されたサブストレート１ｏと接触している。
次に、第２ｅ図に示すように、ドーパントをエピタキシ
ャル層４０中に拡散させることによって抵抗素子６０が
形成される。抵抗素子６ｏは両端が導出部５０及び５２
と接触するように拡散される。抵抗素子６０には、これ
と反対の導電形を有する保護オーバーレイ層８０を拡散
させてもよい。なお、本発明のデバイス及び方法は抵抗
素子以外の回路素子にも適用可能である。
ャル層４０中に拡散させることによって抵抗素子６０が
形成される。抵抗素子６ｏは両端が導出部５０及び５２
と接触するように拡散される。抵抗素子６０には、これ
と反対の導電形を有する保護オーバーレイ層８０を拡散
させてもよい。なお、本発明のデバイス及び方法は抵抗
素子以外の回路素子にも適用可能である。
エピタキシャル層４０及びＮ形層よりなる保護オーバー
レイ層８０の上面に酸化物被膜７ｏを形成すると半導体
デバイスが完成する。導出部５ｏ、５２．５４及び５６
の上面は任意に接点を設けるため、酸化物被膜を被せな
いまま残してもよい。その状態を第１図に示す。
レイ層８０の上面に酸化物被膜７ｏを形成すると半導体
デバイスが完成する。導出部５ｏ、５２．５４及び５６
の上面は任意に接点を設けるため、酸化物被膜を被せな
いまま残してもよい。その状態を第１図に示す。
最後に、第２ｆ図に示すように、サブストレート１０の
一部をエツチングで除去することにより抵抗素子の下側
にダイアプラム部を形成することもできる。記号２０は
、エツチングにより埋込み層３０に達するまで除去され
た部分を示す。このダイアプラム部を形成するには、例
えば、エツチング剤が埋込み層に達したとたんエツチン
グが停止する異方性エツチング法を用いることができる
。
一部をエツチングで除去することにより抵抗素子の下側
にダイアプラム部を形成することもできる。記号２０は
、エツチングにより埋込み層３０に達するまで除去され
た部分を示す。このダイアプラム部を形成するには、例
えば、エツチング剤が埋込み層に達したとたんエツチン
グが停止する異方性エツチング法を用いることができる
。
なお、 Ｎ形すブストレート、ピ形埋込み層、Ｐ形エピ
タキシャル層、 Ｎ形アイソレーション拡散層（分離帯
）及びＮ形抵抗素子並びにＰ形キャップ（オーバーレイ
層）を用いた半導体デバイスも本発明の範囲内に含まれ
るものである。
タキシャル層、 Ｎ形アイソレーション拡散層（分離帯
）及びＮ形抵抗素子並びにＰ形キャップ（オーバーレイ
層）を用いた半導体デバイスも本発明の範囲内に含まれ
るものである。
また、本発明は上記実施例のピエゾ抵抗型圧カドランス
デューサの実施例に限定されるものではなく、分離帯が
埋込み回路素子からの導出部をなす構造のすべての半導
体デバイスは本発明の範囲内に含まれるものとする。
デューサの実施例に限定されるものではなく、分離帯が
埋込み回路素子からの導出部をなす構造のすべての半導
体デバイスは本発明の範囲内に含まれるものとする。
第３図は、第１図の線３−３に沿って切断した断面図で
あり、この断面構造も第２ａ図乃至第２ｒ図に示すのと
同様の構造を有すると言うことを示している。
あり、この断面構造も第２ａ図乃至第２ｒ図に示すのと
同様の構造を有すると言うことを示している。
第４図は、本発明の上記実施例の概略回路図で、この実
施例が抵抗ブリッジ回路よりなることを示している。
施例が抵抗ブリッジ回路よりなることを示している。
以上の説明より、本発明が半導体デバイスにおける埋込
み抵抗素子に対する新規で非自明な接点形成方法を提供
するものであると言うことは明らかである。
み抵抗素子に対する新規で非自明な接点形成方法を提供
するものであると言うことは明らかである。
本発明によれば、半導体デバイスの回路素子用の導出部
を分離帯とは別途の工程により設ける必要がないため、
半導体デバイスの製造における工程、時間及びコストの
節減を達成することができる。
を分離帯とは別途の工程により設ける必要がないため、
半導体デバイスの製造における工程、時間及びコストの
節減を達成することができる。
４、
第１図は本発明による半導体デバイスの一実施例の上面
図、第２ａ図乃至第２ｒ図は第１図の線２−２に沿って
切断した断面の側面図、第３図は第１図の線３−３に沿
って切断した断面図、第４図は本発明の上記実施例の概
略回路図である。 ５・・・・半導体デバイス、１０・・・・サブストレー
ト、３０・・・・埋込み層、４０・・・・エピタキシャ
ル層、５０゜５２、５４．５６・・・・導出部、５８・
・・・分離帯、６０・・・・抵抗素子、７０・・・・酸
化物被膜、８０・・・・保護オーバーレイ層。
図、第２ａ図乃至第２ｒ図は第１図の線２−２に沿って
切断した断面の側面図、第３図は第１図の線３−３に沿
って切断した断面図、第４図は本発明の上記実施例の概
略回路図である。 ５・・・・半導体デバイス、１０・・・・サブストレー
ト、３０・・・・埋込み層、４０・・・・エピタキシャ
ル層、５０゜５２、５４．５６・・・・導出部、５８・
・・・分離帯、６０・・・・抵抗素子、７０・・・・酸
化物被膜、８０・・・・保護オーバーレイ層。
Claims (3)
- （１）回路素子間に分離手段を設けた半導体デバイスで
あって； 第１の導電形及び第１の主面を有するサブストレートと
； 第２の導電形及び第１のドーピング・レベルを有して、
上記サブストレートの上記第１の主面中に形成された埋
込み層と； 上記第２の導電形及び上記第１のドーピング・レベルよ
り高い第２のドーピング・レベルを有して、上記第１の
主面上に形成された第２の層と； 上記第２の層中に形成された２つの端部を有する回路素
子と； 上記第１の導電形を有する少なくとも２つの導出部であ
って、各々物理的に上記回路素子の相異なる端部に物理
的に接触すると共に、上記埋込み層に接触する導出部と
； 上記サブストレートに接触した上記第１の導電形を有す
る分離帯と； を具備したことを特徴とする半導体デバイス。 - （２）サブストレート、導出部、エピタキシャル層、埋
込み層、分離帯及び抵抗素子を有するピエゾ抵抗型トラ
ンスデューサであって； 上記サブストレート、導出部、分離帯及び抵抗素子がＰ
形シリコン材で形成されており；上記埋込み層がＮ＾＋
形シリコン材で形成されており； 上記埋込み層が上記導出部と上記サブストレートとの間
にこれらに接触させて配設され、かつ上記導出部が上記
抵抗素子と接触している；ことを特徴とするピエゾ抵抗
型トランスデューサ。 - （３）第１の導電形を有すると共に第１の主面を有する
サブストレートを形成するステップと；上記サブストレ
ートの上記主面中に第２の導電形を有する埋込み層を形
成するステップと；上記第２の導電形を有する第２の層
を上記第１の主面上に形成するステップと； 上記第１の導電形を有する導出部及び分離帯を形成する
ステップであって、上記導出部を上記埋込み層に接触さ
せると共に抵抗素子に接触させて形成し、上記分離帯を
上記サブストレートに接触させて形成するステップと； 上記第１の導電形を有する回路素子を上記第２の層中に
少なくとも２つの導出部に接触させるようにして形成す
るステップと； よりなるピエゾ抵抗型トランスデューサの形成方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US45291589A | 1989-12-18 | 1989-12-18 | |
| US452,915 | 1989-12-18 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03190281A true JPH03190281A (ja) | 1991-08-20 |
Family
ID=23798486
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2311685A Pending JPH03190281A (ja) | 1989-12-18 | 1990-11-19 | 半導体デバイス及びピエゾ抵抗型トランスデューサとその形成方法 |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0434318A3 (ja) |
| JP (1) | JPH03190281A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6150917A (en) * | 1995-02-27 | 2000-11-21 | Motorola, Inc. | Piezoresistive sensor bridge having overlapping diffused regions to accommodate mask misalignment and method |
| DE102008043084A1 (de) * | 2008-10-22 | 2010-04-29 | Robert Bosch Gmbh | Verfahren zum Erzeugen von monokristallinen Piezowiderständen und Drucksensorelemente mit solchen Piezowiderständen |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR1534711A (fr) * | 1966-04-13 | 1968-08-02 | Rca Corp | Résistance et procédé pour sa fabrication |
| DE3174824D1 (en) * | 1980-12-17 | 1986-07-17 | Matsushita Electric Industrial Co Ltd | Semiconductor integrated circuit |
| US4742021A (en) * | 1985-05-05 | 1988-05-03 | Burr-Brown Corporation | Subsurface zener diode and method of making |
| EP0316799B1 (en) * | 1987-11-13 | 1994-07-27 | Nissan Motor Co., Ltd. | Semiconductor device |
| EP0437949A1 (en) * | 1989-12-18 | 1991-07-24 | Honeywell Inc. | Double diffused lead-out for a semiconducteur device |
-
1990
- 1990-11-19 JP JP2311685A patent/JPH03190281A/ja active Pending
- 1990-12-14 EP EP19900313684 patent/EP0434318A3/en not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| EP0434318A3 (en) | 1992-08-26 |
| EP0434318A2 (en) | 1991-06-26 |
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