JPS5868164A - デジタルテスタ局所メモリデ−タ記憶方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、電子コンポーネントの自動的インサーキット
　及び／又は　機能的デジタルテストを行う為のＩｆｄ
に於けるデータチャンネル情報の制御に関するものであ
って、更に詳細には、データをロードするのに必要な時
間を実質的に減少させたデータチャンネルの局所メモリ
内に制御データを記憶する方法に関するものである。

３　ｏａｔｍａｎ等の米国特許第３，８７０，９５３号
に開示されているタイプのインサーキラ１−／礪能的電
子コンポーネントテスタの様なデジタルテスタに於いて
は、プリント配線基板上の種々のアクセス可能なノード
に励起信号を印加し、プリント配線基板上の個々のコン
ポーネント又はコンポーネントのグループの応答を他の
ノードに於いて測定する。

励起信号の特性としては、それがプリント配線基板上の
他のコンポーネントに損傷を与えるものでは無く、テス
ト中のプリント配線基板のノードに接続される事のある
他のコンポーネントからの影響に打ち勝つのに充分な程
度に当該ノードを駆動するものである事が要求される。

例えば個別的なＩＣの様な仙の回路に接続されていない
電子コンポーネントをテストする場合、又は端部接続子
を介して全回路基板の機能的テストを行なう場合等の他
のデジタルテスタに於いては、励起信号は同じ様に印加
され且つその応答は同じ様に測定されるものであるが、
他のコンポーネントに損傷を与える問題及び他の信号レ
ベルに打ち勝たねばならないと言う問題は存在しない。

これらの種々のタイプのデジタルテスタは、前述した点
に於いて著しく異なるものではあるが、時間拘束条件に
関しては共通する問題点を抱えており、本発明は取りも
直さずこの様な問題点に対処すべきものである。殊に、
ＩＣ１又はプリント配線基板、又はプリント配線基板上
の各個別的なＩＣをテストするのに必要な時間は、その
ＩＣ又はプリント配線基板が十分に励起され且つ各励起
信号に対する適切な応答を測定する事が可能な速度の関
数である。この問題は、前述したＢ　ｏａｔｍａｎ等の
特許に開示されているタイプの典型的なコンピュータ制
御されたインサーキット（回路内）コンポーネントテス
タに関する議論を通じてより明確に理解され得るもので
ある。

コンピュータ制御されたインサーキットテスタ７− に於いては、中央制御コンピュータによって励起信号が
発生され、適宜の制御及びスイッチング回路を介してプ
リント配線基板上のノードに印加される。テストされる
電子コンポーネントの励起信号に対する応答は制御コン
ピュータに直接供給して評価を行う事が可能であり、又
はその様な応答を中間回路によって受取り且つ処理し、
その処理の結果をコンピュータに供給して最終的な評価
を行う構成とする事も可能である。

このタイプの自動テスト装置の初期のモデルの幾つかに
於いては、コンピュータによって発生された励起データ
はコンピュータからテスト中のコンポーネントの回路ノ
ードへ直接供給されていた。

しかしながら、コンピュータからテスト中の回路へ転送
する事の可能なデータ転送速度（例えば、ＩＭＩ−（Ｚ
）は、コンピュータ内に於いて使用されるソフトウェア
の拘束条件によって制限を受けている。従って、回路を
完全にテストする為に必要な時間、特にインサーキット
技術によって全てのコンポーネントをテストする為の時
間は、マイク８− ロエレクトロニクス技術及び個々の集積回路チップの複
雑性が進展する事によってテストプログラムが長くなる
と共に、著しく長くなる。

テスト中の回路内に於けるコンポーネント又はコンポー
ネントのグループを実行させる為に必要とされる時間を
減少させる為に、機能的基板テスタ及びコンポーネント
テスタに於いて従来なされていた様に、自動インサーキ
ットテスト装置にテスタ内に於ける各データチャンネル
に対し局所的メモリを設ける事が行われている。典型的
なデータチャンネルは、通常、局所的メモリの他に駆動
器−検知器対及び励起一応答レジスタを有している。テ
ストを行う為に、励起ベクトル即ちテストパターンを局
所的メモリにロードさせ、且つ予定された応答信号をコ
ンピュータによって発生させる。次いで、記憶されてい
るベクトルをデータチャンネルを介し最初にコンピュー
タから読み込まれた速ｒ５１（例えば１０〜２０ＭＨｚ
＞よりも著しく早い速度でテスト中の回路に印加させる
。この様にテスト中の回路にテストベクトルを高速で印
加する事が可能であると言う事、及び局所的メモリであ
ると言う事によって種々のデータチャンネルを逐次的に
ではなく同時的に動作さぜる事が可能であると言う事が
相俟って、回路を完全にテストする為の速度を実質的に
増加させる事が可能となる。各データチャンネルに対し
局所的メモリを内蔵したインサーキット型テスタの最近
の例としては、米国特許第４，２１６，５３９号に開示
されたものがある。

大規模集積回路チップ及び超ＬＳＩチップが次第に開発
され且つ一般に使用される様になると、回路数及び個々
のチップ内に於いて実行される機能の複雑性は複雑なテ
スト用プログラムを必要とし、この様なチップを組込ん
だ回路を完全にテストする速度に関しその様なプログラ
ムが重要な役割を果している。各々が多数の個々の集積
回路を有する何千と言う回だ基板を毎日テス１−ぜねば
ならない製造環境に於いて、テスタの処理能力、即ち個
々の回路基板を完全テス１〜するのに必要とされる時間
は、極めて重要な実際的考慮事項となっている。従って
、自動テスタの処理能力速度を更に向上させる事が望ま
しい。

ｐ　ｅｔｅｒ　　Ｈａｎｓｅｎによって寄稿された゛′
８０年代に於ける超ＬＳＩに対処する為の機能的及びイ
ンサーキットテストチーム（Ｆ　ｕｎｃｔｉｏｎａｌ　
　ａｎｄＩｎ　−Ｃ＋ｒｃｕｒｔ　　’ｒｅｓｔｒｎｏ
　　Ｔｅａｍ　　　Ｕｐ　　　７゜Ｔａｃｋｌａ　　Ｖ
ＬＳ　Ｉ　　Ｉｎ　　ｔｈｅ　　’８０ｓ　）　”と言
う題名の文献で”　Ｅ　１ｅｃｔｒｏｎｉｃｓ”　、　
１９８１年４月２１日、１８９−１９５ページに掲載さ
れたものに於いてシステムの実効的テスト速度は、局所
的チャンネルメモリ内にデータをロードする為の時間と
、データをテストシステムとテスト中の回路基板との間
を転送する為の時間と、結果を比較する測定時間との和
であると記載されている。前述した如く、各データチャ
ンネルに対し局所的メモリを使用する事によって、テス
トシステムとテスト中の回路との間で情報を交換するの
に必要とされる時間を実質的に減少する事が可能であり
、従って全ての実際的目的の為には、この時間は全体の
テスト速度を計算する上で重要なファクタでは１１　− ない。

中央制御コンピュータのソフトウェアを使用して印加さ
れた励起信号に対するテスト中の回路の応答を解析する
場合には、テスト手順に於ける測定時間は過剰なものと
なる事がある。しかしながら、１掲のｌ−１ａｌｌｓｅ
ｎの文献に開示されている如く、個々のチャンネルの各
々に関連されているハードウェアが励起信号を印加する
のみならずテストされている回路からの応答を解析する
事が可能である様に構成されている場合、例えば、各デ
ータチャンネルがコンパレータを有している場合には、
チャンネルの各々に於ける応答の全てを同時的に解析す
る事が可能であり、従って全体的なテスト速度に於いて
測定時間が重要なファクタでは無い様な点に至る才で測
定時間を減少さゼる事が可能である。

従って、中央制御コンピュータから個々のデータチャン
ネルの局所メモリへテストベクトルをロードするのに必
要とされる時間がデス１〜シヌテムの高速能力を決定す
る上で正装なファクタとなっ１２− でおり、全体的な処理能力時間を減少させる上で次に解
決すべき問題となっている。テスト手順の他のステップ
に比べてローディング時間が著しく長いと言う事の理由
は、現在入手可能なシステムに於いては、局所的メモリ
に於けるメモリ箇所の全てが中央制御コンピュータから
メモリへ情報を供給する時にアドレスされねばならない
からである。典型的なインサーキット型のテスタに於い
ては、各局所的メモリは、１０００ビツトの情報密度乃
至は深さを有している場合がある。例えば、２５６個の
テストビンを収納する為にマルチプレクサ動作される１
２８個のデータチャンネルを有するテスタの場合には、
コンピュータからメモリ内にテストベクトルをロードす
る為の時間はかなりなものになる事が容易に理解される
。例えば、テスタの成るタイプのものに於いて、チャン
ネルデータ内で発生する遷移に関する情報は中央制御コ
ンピュータシステム内のディスクに記憶されている。こ
の様なディスクにス］〜アされている２個のデータ遷移
に関する情報はテスト中に印加されるべき１０個のテス
トベクトルから成る場合があり、その場合に、例えば、
最初の５個のベクトルが同じ信号であり且つ最後の５個
のベクトルが各々同じ信号から構成されている場合もあ
る。従って、ディスク上に記憶されている遷移データの
各々は、局所的メモリ内にロードされる前にテストベク
トルに対応する適当な数に適切に拡張されねばならない
。この様な拡張動作を行ない次いでテストベクトルを全
てのメモリポイントにロードする為に必要とされる時間
は全ローディング時間を著しく長いものとしている。

本発明は、以上の点に鑑み成されたものであって、自動
デジタルテスタ内のデータチャンネルに対し中央制御コ
ンピュータからテストベクトル情報を局所的メモリ内ヘ
ロードするのに必要とされる時間を減少させる事を目的
とする。本発明の１特徴によれば、電子コンポーネント
をテストする為のデジタルテスタの動作方法を提供する
ものであって、前記テスタがテスト中にデータチャンネ
ル内に於いて行なわれる動作に関しデジタル情報を記憶
し且つテスト手順に於ける各サイクル期間中にアドレス
される局所的メモリを具備した電子コンボーネン１〜に
接続されているデータチャンネルを有しており、前記方
法が、ｌ移が行なわれるべきテストサイクルに対応する
局所的メモリのアドレス位置に於いてのみデータチャン
ネル内で行なわれるべき動作に於いて成されるべき遷移
を表すベタ１〜ルを記憶し、且つ前記アドレス位置に記
憶されたベクトル情報が有効な遷移データであるか否か
を表すデータを前記局所的メモリの各アドレス位置内ヘ
スドアさせる上記各工程を有する事を特徴とするもので
ある。

本発明の別の特徴に於いては、デジタルテスト装置に於
けるデータチャンネルの動作を制御する回路を提供する
ものであって、前記回路が、テスト手順に於ける各サイ
クルに対する記憶位置を具備したメモリを有しており、
前記メモリは遷移が行なわれるぺぎテストサイクルに対
応する記憶位置に於いてデータチャンネル内で行なわれ
るべき動作に於いて行なわれるべき遷移を表したテスト
１５− ベクトル及び各記憶位置に於いて、前記記憶位置が有効
な遷移ベクトルを有するか否かを表す制御ビットを有し
ており、前記回路が前記メモリ内に記憶されているベク
トル情報に基づいてデータチャンネルの動作を制御する
為のデータチャンネル制御回路を有しており、前記回路
がテスト手順の各逐次的サイクルの期間中に記憶位置を
アドレスする手段を有しており、且つ前記回路がアドレ
スされた記憶位置に記憶されている制御ビットに応答し
てアドレスされた記憶位置に於けるベクトル情報を受け
る為のデータチャンネル制御回路を選択的にイネーブル
させる為の手段を有するものである。

以下、添付の図面を参考に、本発明の具体的実施の態様
について詳細に説明する。第１図は、本発明を適用可能
なタイプのデジタルテスタを示したブロック線図である
。図示した如く、テスタは制御コンピュータ、即ち中央
処理装置（ＣＰＵ）１ｏを有しており、それが概ねテス
タの動作を制御すると共にテストすべきコンポーネント
に印加１６− すべきテストベクトルを発生したり、印加した信号に対
するコンポーネントからの応答を評価したり、全体的な
シーケンスを制御したり、テスト信号のタイミングを取
ったりする種々の機能を行なうものである。入出力イン
ターフェース回路１２が、制御コンピュータ１０とプロ
グラム制御回路１４及びシーケンス制御回路１６とを接
続している。プログラム制御回路１４は中央制御コンピ
ュータ１０からデータを受取り、該データをシーケンス
制御回路１６及びスイッチング回路１８内に於ける適宜
のメモリ装置へ供給する。プログラム制御回路１４は他
の動作を行う事が可能であって、例えばシーケンス制御
回路１６が不動作状態にある場合にスイッチング回路を
比較的低速度で動作させたり、シーケンス制御回路及び
スイッチング回路内に於ける戦略的レジスタを読む事に
よって診断１１１能を行なう事が可能である。シーケン
ス制御回路１６は、適宜の時間に適宜の制御信号及びア
ドレス信号を発生する事によってスイッチング回路１８
の動作を制（社）する。

スイッチング回路１８は、局所的メモリ、テストビンや
スレッシュホールドレベル等を選択する為の一組の制御
スイッチ、テスト装置内の各データチャンネルに対する
駆動器−検知器対を有している。データチャンネルと回
路基板上のノードとを接続させるテストビン２２によっ
て、スイッチング回路１８と回路基板２０との間で情報
が交換される。テストビン２２は、例えば、回路基板２
０上のノードに接触するスプリング付加されたアレイ上
に配列されたピンを有する針床型構成とする事が可能で
ある。テストビン２２の数がスイッチング回路１８内の
データチャンネルの数よりも大きい場合には、適宜のマ
ルチプレクサ２４を介してデータチャンネルを選択的に
テストビンに接続させる事が可能である。

動作に付いて説明すると、テスト期間中に於いてスイッ
チング回路１８内の局所的メモリに回路基板上の種々の
ノードに印加すべきテストベクトルをロードさせる。こ
れらのテストベクトルは制御コンピュータ１０内で発生
されるものである。

メモリにロードを行なった後に、スイッチング回路１８
内に於ける制御スイッチによって必要なデータチャンネ
ルを選択的にイネーブルさぜる。スイッチング回路１８
内の選択したデータチャンネルによって回路基板２０に
励起信号を印加させる。

印加された励起信号に対する回路基板上のコンポーネン
トの応答を予定された結果と比較し、該コンポーネント
が適切に動作しているか否かを判定する。この様な比較
は選択されたデータチャンネルの検知器を使用してスイ
ッチング回路１８内に於いて行なう。

第２図は、従来の局所的メモリ装置及びそれに関連した
データチャンネルの一部の例を示したブロック線図であ
る。局所的メモリ装置２６はＡ〜Ｈの記号をつけた８個
のアドレス位置を有するものとして示されており、各ア
ドレス位置はテスト手順のサイクル期間中にデータチャ
ンネルによって行なわれるべき特定の機能に関するベク
トル情報としての３個のビットを有している。これら３
個のビットの情報の一つは極性（ＰＯＬ）ビット１９− であって、それは、データチャンネルが励起チャンネル
として使用されているか又は応答チャンネルとして使用
されているかと言う事に従って、データチャンネル内に
於ける駆動器２８の２進状態又は測定されている回路か
らの応答の予定されている状態を決定する。２番目のビ
ットは駆動イネーブル（ＤＥＮ）ビットであって、駆動
器２８のオン・オフ状態を制御する。３番目のビットは
整合イネーブル（ＭＥＮ）ビットであって、それはテス
ト中の回路の測定された出力が極性ビットによって表さ
れた２進状態と比較すべきであるか又は無視すべきであ
るかと言う事を決定する。

動作に付き説明すると、局所的メモリ２６のアドレス位
置が各逐次的なテストサイクルの期間中に於いてアドレ
スされる。メモリ２６に印加されるアドレス信号は、例
えば、シーケンス制御回路１６内に於いて発生させる事
が可能である。二つの逐次的なサイクルの期間中に印加
されるアドレス信号は同じ物であっても事なる物であっ
ても良い。しかしながら、各サイクルに対し、メモリ２
２０− ６のアドレスされた位置にストアされているベクトル情
報は励起・応答レジスタ３０に供給され、該レジスタは
それがクロック回路３２からクロックパルスを受けた場
合にアドレスされた情報を受取る。クロック回路３２が
イネーブルされると、例えば、シーケンス制御回路１６
によって供給されるイネーブル信号によってレジスタ３
０ヘクロツクパルスを印加する。メモリ２６のアドレス
された位置から供給される３ピツｉ・から成るメモリ情
報に応答して、励起・応答レジスタ３０が駆動器２８及
び検知器３４の動作を制御し、テストビン２２を介して
データチャンネルが接続されているノードへ励起信号を
印加するか又は応答を測定する。メモリからの３ビツト
のベクトルワードを使用してデータチャンネルの機能を
制御する一例が前掲のＨａｎｓｅｎの文献により詳細に
記載されている。

第２図に示した特定例に於いては、８個のアドレスの全
てが逐次的にサイクル動作される。従って、同じ３ビツ
トのテストベクトルがテストの最初の３サイクルの期間
中にレジスタ３ｏへ印加される。４番目のサイクルに於
いて、レジスタへ印加される情報に於いて遷移が行なわ
れ、この情報は次の二つのサイクルの期間中同じ状態を
維持する。次いで、レジスタへ供給される情報内に於い
て別の遷移が行なわれる。メモリ２６内のアドレス位置
はテストの各サイクルの期間中アドレスされるので、メ
モリ内にストアされている全ての情報は究極的にはイネ
ーブル用のクロックパルスに応答してレジスタ３０によ
って受取られる事となる。従って、メモリがロードされ
る場合にメモリ内の各点に情報の有効ビットを書込む事
が必要であり、そうする事によってレジスタ３０が各ク
ロックパルスに応答して適切に動作する事となる。

前述した如く、この情報をメモリ内にロードするのに必
要とされる時間はテスタの全処理能力速度を決定する上
で重要なものである。

本発明によれば、メモリ内の特定のアドレス位置が有効
な遷移情報を有するか否かを表す適当な制御ビットと共
にデータチャンネルの動作に於いて行なわれるべき遷移
を表す情報のみをメモリ内にロードさせるので、各チャ
ンネルに対し局所的メモリ２６内にロードされねばなら
ないデータ量を減少する事を可能としている。本発明の
この様な概念を実施する回路を第３図にブロック図で示
しである。

３ビツトからなるベクトル情報に加えて、局所的メモリ
２６内の各メモリ位置は、そのアドレス位置にストアさ
れている３ビツトからなるベクトル情報かデータチャン
ネルの動作の為に有効な遷移データを表すものであるか
どうかを示す４番目のビットを有している。従って、第
２図に示したものと同じ例を使用した場合には、メモリ
２６のＡ、Ｄ及びＧで示したアドレス位置内に於ける遷
移ビット（ＴＲＡＮＳ＞は、これらの位置にストアされ
ているデス）〜ベクトルはデータチャンネルの動作に於
いて遷移を表すものであることを示しており、一方その
池のメモリ位置に於ける遷移ビットはこれらのデータが
前の位置に於いてストアされていたデータからの有効な
遷移を表すもので２３− は無いので無視する事が可能なデータを含むものである
事を意味している。

動作に付き説明すると、遷移ビットは局所的メモリ２６
から励起・応答レジスタ３０内への情報の供給を制御す
る。第３図に示した実施例に於いては、制御ピッ１−が
ＡＮＤゲート３６の一方の入力端子に供給される。ＡＮ
Ｄゲート３６は他方の入力端子に於いてクロック３２か
らのクロック信号を受取る。メモリ２６内の各逐次的ア
ドレス位置はテスト手順の最中にアドレスされるので、
アドレスされた位置に於ける遷移ビットがその位置に有
効な遷移情報がストアされている事を示す場合には、ク
ロック３２からのクロックパルスがゲート３６によって
レジスタ３０へ供給される。しかしながら、あるメモリ
位置に対して遷移ビットが有効でない事を示す場合には
、ゲート３６によってクロックパルスは阻止され、特定
のメモリ位置がアドレスされている間にメモリ２６から
情報がレジスタ３０へ伝達される事は無い。

この様にメモリ２６からレジスタ３０へのデー２４− 夕の供給をゲート動作する制御ビットを使用する事によ
って、各テスト手順に対し全てのメモリ位置に於いてメ
モリ２６内へベクトル情報を書込む必要が無い事が理解
される。特に、テスト手順の開始時点に於いて、メモリ
装置の密度乃至は深さに等しい数のメモリ口込みサイク
ルを実施する事によってストアされている全ての遷移ビ
ットをメモリから並列的にクリアする事が可能である。

次いで、テスト手順に於けるサイクルに関連するアドレ
ス位置にベクトル情報をロードするだけで良く、その際
にデータチャンネルの動作に於いて遷移が発生し、これ
らの位置に於いて遷移ビットを設定する。その他の全て
のメモリ位置に於いて、クリア動作の際にリセットされ
た遷移ビットはそこにストアされているベクトル情報が
テスト手順に影響を与える事を禁止する。

第２図に示した例に於いては、最初の２個のテストベク
トルの各々が遷移が発生する前に２サイクル繰り返され
ている。しかしながら、本発明を実施するテスタの実際
的な実施例に於いては、遷移が発生する前に同じテスト
ベクトルを５回又はそれ以上の連続的なテストサイクル
に対し励起・応答レジスタに印加する事が可能である。

従って、メモリをロードする事が必要なのは全ての位置
では無く遷移が発生するアドレス位置に於いてのみであ
り、従ってメモリのローディング時間を実質的に節約す
る事が可能であり、従って全体的な処理時間を短縮する
事が可能である事が明らかである。

第４図は、本発明の原理に基づいたデータチャンネル回
路の別の実施例を示している。本実施例に於いては、局
所的メモリ２６内に記憶されている遷移ビットがクロッ
ク３２のイネーブル入力端子に供給される。従って、ク
ロックによって発生された後にクロックパルスのゲート
動作を制御する代りに、本実施例に於いては、遷移ビッ
トがクロックの動作を制ａｎｖる事によってクロックパ
ルスの発生を可能（イネーブル）にしたり又は禁止した
りする。その池の全ての点に関しては、第４図に示した
実施例の動作は第３図に示したものと同じである。

本発明は本発明の精神及び基本的な特徴から逸脱する事
無しにその他の特定の形態に実施化する事が可能なもの
である。例えば、テスト装置内でデータが流れる方法に
従い、局所的メモリ内にストアされる遷移ビットに対し
ラッチ回路を設ける事が有用な場合があり、そうする事
により遷移ビットによって与えられるイネーブル乃至は
ゲート動作用の信号が正しい時間に現れ、メモリからデ
ータ制御回路への遷移情報の供給を適切に制御するもの
とする事が可能となる。従って、本明細層に於いて開示
した実施例は全ての点に於いて例示的なものであって制
限的なものでは無い事に留意すべきである。

以上、本発明の具体的構成に付いて詳細に説明したが、
本発明はこれら具体例に限定されるべきものではなく、
本発明の技術的範囲を逸脱する事無しに梗々の変形が可
能である事は勿論である。

【図面の簡単な説明】

第１図は局所的メモリ構成を有する自動デジタ２７− ルテスト装置の汎用コンポーネントを示したブロック線
図、第２図は従来の局所的メモリ及びデータチャンネル
制御回路を示したブロック線図、第３図は本発明に基づ
いた局所的メモリ及びデータチャンネル制御回路の一実
施例を示したブロック線図、第４図は本発明に基づく別
の実施例を示したブロック線図、である。 （符号の説明） １０：　中央処理装置（ＣＰＵ） １２：　入出力インターフエース回路 １４：　プログラム制御回路 １６：　シーケンス制御回路 １８：　スイッチング回路 ２０：　テスト中のプリント配線基板 ２２：　テストビン ２４：　マルチプレクサ ２６二　局所的メモリ ２８：　ドライバ ３０：　励起・応答レジスタ ２８− ３２：　クロック ３４：　検知器 特許出願人　　　フェアチアイルド　カメラアンド　イ
ンストルメント コーポレーション

Claims (1)

1. 【特許請求の範囲】 １、Ｎ子コンポーネントをテストする為のデジタルテス
   タの操作方法に於いて、前記テスタが、テスト中にデー
   タチャンネル内で行なわれるべき操作に関連するデジタ
   ル情報を記憶し且つテスト手順に於ける各サイクルの期
   間中アドレスされる局所メモリを具備した電子コンポー
   ネントに接続されているデータチャンネルを有しており
   、前記方法が、遷移が行なわれるべきテストサイクルに
   対応する局所的メモリ位置のアドレス位置に於いてのみ
   前記データチャンネルに於いて行なわれる操作に於いて
   なされる遷移を表すベクトルをストアし、且つ前記局所
   的メモリの各アドレス位置内へ前記アドレス位置内にス
   トアされているベクトル情報が有効な遷移データである
   かどうかと言う事を表すデータをストアする、上記各工
   程を有する事を特徴とする方法。 ２、上記第１項に於いて、前記データが単一ビットであ
   る事を特徴とする方法。 ３、上記第１項又は第２項に於いて、テスト手順の各サ
   イクルの期間中に前記局所的メモリ内の位置をアドレス
   し、前記局所的メモリのアドレスされた位置にストアさ
   れている情報をデータチャンネル制御回路へ供給し、且
   つ前記データチャンネル制御１１１回路をイネーブルさ
   せて前記ストアされている制御ビットが有効な遷移ベク
   トルがストアされていると言う事を示しているアドレス
   位置からのみ情報を受取る事を特徴とする方法。 ４、上記第３項に於いて、前記データチャンネル制御回
   路がレジスタを有しており、前記制御ビットが前記レジ
   スタへのクロック信号を制御し、前記レジスタが前記ク
   ロック信号によってトリガーされ、前記制御ビットが有
   効な遷移ベクトルを有するメモリ位置が現在アドレスさ
   れていると言う事を表す場合にのみ前記局所的メモリか
   ら情報を受取る事を特徴とする方法。 ５、上記第１項又は第２項に於いて、テスト手順の各サ
   イクル期間中に前記ストアされている制御ビットの一つ
   を読出し、前記制御ビットが遷移が行なわれるべきであ
   る事を表すテストサイクルの期間中にのみストアされて
   いるテストベクトルをデータチャンネル制御回路へ供給
   する事を特徴とする方法。 ６、上記第１項又は第２項に於いて、テスト手順の各サ
   イクルの期間中に局所的メモリ内の位置をアドレスし、
   前記局所的メモリの前記アドレスされた位置にストアさ
   れている情報をアクセスし、前記アドレスされた位置に
   ストアされている前記制御ビットがそこに有効な遷移ベ
   クトルがストアされている事を表すものでは無い限りデ
   ータチャンネル制御回路が前記アクセスされた情報を受
   取る事を禁止する事を特徴とする方法。 ７、上記第１項又は第２項に於いて、前記ストア（記憶
   ）を行なう工程に於いて、前記局所的メモリから前のテ
   スト操作に関する情報を並列的にクリアし、前記データ
   チャンネルの操作に於いて遷移が発生するテスト手順に
   於けるサイクルに関する前記局所的メモリのアドレス位
   置に於いてのみベクトル情報の書込みを行ない、有効な
   遷移データを有する前記局所的メモリのアドレス位置に
   イネーブル制御ビットの書込みを行ない、テスト手順の
   各サイクルの期間中に前記局所的メモリ内の位置をアド
   レスし、ストアされているイネーブル制御ビットが有効
   な遷移データがストアされていると言う事を表すアドレ
   ス位置からのみストアされているベクトル情報を受取る
   為にデータチャンネル制御回路をイネーブルさせる事を
   特徴とする方法。 ８、上記第７項に於いて、前記データチャンネル制御回
   路がレジスタを有しており、前記制御ビットが前記レジ
   スタへのクロック信号を制御し、前記レジスタが前記ク
   ロック信号によってトリガーされて、前記制御ビットが
   有効な遷移ベクトルを有するメモリ位置が現在アドレス
   されていると言う事を表す場合にのみ前記局所的メモリ
   から情報を受取る事を特徴とする方江。 ９、上記第７項又は第８項に於いて、情報を３− 並列的にクリアする工程に於いて、前記局所的メモリの
   密度に等しい数のメモリ書込みサイクルを行なう事を特
   徴とする方法。 １０、デジタルテスト装置内のデータチャンネルの操作
   を制御する回路に於いて、テスト手順に於ける各サイク
   ルに対し記憶位置を有するメモリを設けてあり、前記メ
   モリは遷移が行なわれるべきテストサイクルに対応する
   記憶位置でデータチャンネルに於いて行なわれるべき操
   作に於いて成されるべき遷移を表すテストベクトルを有
   すると共に各記憶位置に於いて前記記憶位置が有効な遷
   移ベクトルを有するか否かと言う事を表す制御ビットを
   有しており、前記メモリ内に記憶されているベクトル情
   報に基づいて前記データチャンネルの操作を制御するデ
   ータチャンネル制御回路を設けてあり、テスト手順の各
   逐次的サイクルの期間中に記憶位置をアドレスする手段
   を設けてあり、アドレスされた記憶位置に記憶されてい
   る制御ビットに応答して前記アドレスされた記憶位置に
   於けるベクトル情報を受取る為に前記データチャン４− ネル制御回路を選択的にイネーブルさせる手段を設番プ
   である事を特徴とする回路。 １１、上記第１０項に於いて、前記データチャンネル制
   御回路がレジスタを有しており、前記選択的にイネーブ
   ルする手段が前記メモリ内に記憶されている情報を読取
   る為に前記レジスタをイネーブルさせるクロック信号を
   制御する手段を有する事を特徴とする回路。 １２、上記第１０項又は第１１項に於いて、前記選択的
   にイネーブルする手段が制御ビットに応答して前記レジ
   スタへのクロック信号をゲート動作する為のゲートを有
   する事を特徴とする回路。 １３、上記第１１項又は第１２項に於いて、前記制御ビ
   ットがクロック信号を発生する為にクロック回路ヘイネ
   ーブル信号として供給される事を特徴とする回路。