JPS5870355A - マイクロプログラム制御方式 - Google Patents
マイクロプログラム制御方式Info
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- JPS5870355A JPS5870355A JP16829481A JP16829481A JPS5870355A JP S5870355 A JPS5870355 A JP S5870355A JP 16829481 A JP16829481 A JP 16829481A JP 16829481 A JP16829481 A JP 16829481A JP S5870355 A JPS5870355 A JP S5870355A
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/22—Microcontrol or microprogram arrangements
- G06F9/226—Microinstruction function, e.g. input/output microinstruction; diagnostic microinstruction; microinstruction format
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、マイクロプログラム制御方式（二より、複数
の外部入力（二対して同一の処理を行なう際、マイクロ
プログラム量を少ないものとすることができるマイクロ
プログラム制御方式（１関するものである。
の外部入力（二対して同一の処理を行なう際、マイクロ
プログラム量を少ないものとすることができるマイクロ
プログラム制御方式（１関するものである。
マイクロプログラム制御方式は現在計算機、コントロー
ラ等の中央処理部への適用を主体に広く利用されている
が、制御部構成（二高い融通性を与えることができる為
、各種のインテリジェンス入出力装置や機能モジュール
への利用も進んでいる。
ラ等の中央処理部への適用を主体に広く利用されている
が、制御部構成（二高い融通性を与えることができる為
、各種のインテリジェンス入出力装置や機能モジュール
への利用も進んでいる。
ところで、インテリジェンス入出力装置や、機能モジュ
ール等（１於いては、例えば、複数のパルス列のパルス
数を各パルス毎（−計数すると言うよう（二、複数の外
部入力（二対して、同一の処理を行なう場合がある。従
来は、このような場合、ハードウェア量を少なくする為
に、各外部入力域二対する処理をマイクロプログラムで
記述しておき、外部入力が発生した場合、その外部入力
対応の処理プログラムを実行させるようにしているが、
外部入力対応に処理プログラムを設けなければならない
為、マイクロプログラム量が外部入力の数に比例して増
大し、プログラム構造が複雑（二なる欠点があった。
ール等（１於いては、例えば、複数のパルス列のパルス
数を各パルス毎（−計数すると言うよう（二、複数の外
部入力（二対して、同一の処理を行なう場合がある。従
来は、このような場合、ハードウェア量を少なくする為
に、各外部入力域二対する処理をマイクロプログラムで
記述しておき、外部入力が発生した場合、その外部入力
対応の処理プログラムを実行させるようにしているが、
外部入力対応に処理プログラムを設けなければならない
為、マイクロプログラム量が外部入力の数に比例して増
大し、プログラム構造が複雑（二なる欠点があった。
第１図は従来方式を説明する為のブロック線図であり、
複数のパルス列それぞれのパルス数を計数する場合につ
いてのものである。尚、同図に於いて、１はマイクロシ
ーケンサ２、マイクロ命令が格納されているマイクロプ
ログラムメモリ３、パイプラインレジスタ４、分岐制御
回路５、テスト条件選択回路６から成るマイクロプログ
ラム制御部、７は演算回路８、演算レジスタ９、メモリ
１０から成る演算制御部、ＩＩＸ、 １１Ｙ、 １１Ｚ
ハソれぞれパルス列ｘ、ｙ、ｚの入力端子、１２はオ
アゲートである。又、第２図は、マイクロプログラムメ
モリ３Ｃ二格納されているマイクロ命令のフォーマット
の一例を示し、ＢＯＰはマイクロプログラム制御部１の
動作モードを決定する分岐制御フィールド、Ｔｅ３はテ
スト条件選択回路６（二加えられるパルス列ｘ、ｙ、ｚ
、オアゲート１２の出力信号ＲＴ、演算回路８の出力信
号ＡＬ （例えば、オーバーフロー等を示す信号）のう
ちの何れを分岐制御回路５（二加えるのかを示すテスト
条件選択フィールド、ＢＡＤは分岐先のアドレスを示す
分岐アドレスフィールド、ＭＡＤはメモリ１０のアドレ
スを示すメモリアドレスフィールド、ＡＯＰは演算制御
部制御フィールドである。又、第３図はマイクロプログ
ラムメモリ３に格納されている計数処理の為のマイクロ
プログラムの一例を示した図である。
複数のパルス列それぞれのパルス数を計数する場合につ
いてのものである。尚、同図に於いて、１はマイクロシ
ーケンサ２、マイクロ命令が格納されているマイクロプ
ログラムメモリ３、パイプラインレジスタ４、分岐制御
回路５、テスト条件選択回路６から成るマイクロプログ
ラム制御部、７は演算回路８、演算レジスタ９、メモリ
１０から成る演算制御部、ＩＩＸ、 １１Ｙ、 １１Ｚ
ハソれぞれパルス列ｘ、ｙ、ｚの入力端子、１２はオ
アゲートである。又、第２図は、マイクロプログラムメ
モリ３Ｃ二格納されているマイクロ命令のフォーマット
の一例を示し、ＢＯＰはマイクロプログラム制御部１の
動作モードを決定する分岐制御フィールド、Ｔｅ３はテ
スト条件選択回路６（二加えられるパルス列ｘ、ｙ、ｚ
、オアゲート１２の出力信号ＲＴ、演算回路８の出力信
号ＡＬ （例えば、オーバーフロー等を示す信号）のう
ちの何れを分岐制御回路５（二加えるのかを示すテスト
条件選択フィールド、ＢＡＤは分岐先のアドレスを示す
分岐アドレスフィールド、ＭＡＤはメモリ１０のアドレ
スを示すメモリアドレスフィールド、ＡＯＰは演算制御
部制御フィールドである。又、第３図はマイクロプログ
ラムメモリ３に格納されている計数処理の為のマイクロ
プログラムの一例を示した図である。
先ず、第１回答部の機能（二ついて説明する。マイクロ
シーケンサ２は、マイクロプログラムメモリ３のアドレ
スを指定し、該アドレス（二書込まれているマイクロ命
令を読出すものであり、読出されたマイクロ命令はパイ
プラインレジスタ４（−加えられる。父、パイプライン
レジスタ４は、セットされたマイクロ命令の分岐制御フ
ィールドＢＯＰ、テスト条件選択フィールドＴＣ８、演
算制御部制御フィールドＡＯＰ、メモリアドレスフィー
ルドＭＡＤ、分岐アドレスフィールドＢＡＤをそれぞれ
、分岐制御回路５、テスト条件選択回路６、演算レジス
タ９、メモリ１０、マイクロシーケンサ２（＝加えるも
のである。
シーケンサ２は、マイクロプログラムメモリ３のアドレ
スを指定し、該アドレス（二書込まれているマイクロ命
令を読出すものであり、読出されたマイクロ命令はパイ
プラインレジスタ４（−加えられる。父、パイプライン
レジスタ４は、セットされたマイクロ命令の分岐制御フ
ィールドＢＯＰ、テスト条件選択フィールドＴＣ８、演
算制御部制御フィールドＡＯＰ、メモリアドレスフィー
ルドＭＡＤ、分岐アドレスフィールドＢＡＤをそれぞれ
、分岐制御回路５、テスト条件選択回路６、演算レジス
タ９、メモリ１０、マイクロシーケンサ２（＝加えるも
のである。
又、テスト条件選択回路６は、テスト条件選択フィール
ドＴＣ８の内容（二従って、オアゲート１２の出力信号
ＲＴ、パルス列ｘ、ｙ、ｚ、演算回路８の出力ＡＬのう
ちの何れかを選択して分岐制御回路５Ｃ二加えるもので
ある。又、分岐制御回路５は、分岐制御フィールドＢＯ
Ｐの内容を解読し、解読結果（二基づいて、マイクロシ
ーケンサ２の動作を制御する制御信号を作成するもので
あり、分岐制御フィールドＢＯＰの内容がｐｃ ＋ｉモ
ードである場合（二は、順次歩進させる制御信号を、分
岐モードである場合（二は、分岐アドレスフィールドＢ
ＡＤの内容をそのまま出力させる制御信号を、条件分岐
モードである場合（二は、テスト条件選択回路６を介し
て加えられた信号が”１”（−なった時点（−於いて、
分岐アドレスフィールドＢＡＤの内容をそのまま出力さ
せる制御信号をマイクロシーケンサ２に加えるものであ
る。
ドＴＣ８の内容（二従って、オアゲート１２の出力信号
ＲＴ、パルス列ｘ、ｙ、ｚ、演算回路８の出力ＡＬのう
ちの何れかを選択して分岐制御回路５Ｃ二加えるもので
ある。又、分岐制御回路５は、分岐制御フィールドＢＯ
Ｐの内容を解読し、解読結果（二基づいて、マイクロシ
ーケンサ２の動作を制御する制御信号を作成するもので
あり、分岐制御フィールドＢＯＰの内容がｐｃ ＋ｉモ
ードである場合（二は、順次歩進させる制御信号を、分
岐モードである場合（二は、分岐アドレスフィールドＢ
ＡＤの内容をそのまま出力させる制御信号を、条件分岐
モードである場合（二は、テスト条件選択回路６を介し
て加えられた信号が”１”（−なった時点（−於いて、
分岐アドレスフィールドＢＡＤの内容をそのまま出力さ
せる制御信号をマイクロシーケンサ２に加えるものであ
る。
又、パイプラインレジスタ４からメモリアドレスフィー
ルドＭＡＤが加えられているメモリ１０には、図示の如
く、パルス列ｘ、ｙ、ｚの入力パルス数を記憶する領域
ＣＴＸ 、 ＣＴＹ 、 ＣＴＺが設けられており、メ
モリアドレスフィールドＭＡＤによって、領域ＣＴＸ
、 ＣＴＹ 、 ＣＴＺの何れかが指定されると、指定
された領域（＝記憶されている入力パルス数を演算回路
８の一方の入力端子（＝加え、演算回路８はこの入力パ
ルス数と他方の入力端子（＝演算レジスタ９から加えら
れている数値とを加算し、加算結果をメモリ１０の前記
指定された領域（−再び記憶させるものである。尚、通
常は、演算レジスタ９から演算回路８（二加える数値を
１１」とし、各領域ＣＴＸ 、 ＣＴＹ 、 ＣＴＺ
ｌ二記憶される入力パルス数と実際の入力パルス数とを
等しくするものであるが、演算レジスタ９から演算回路
８（二加える数値は、演算制御部制御フィールドＡＯＰ
の内容（二より自由（＝設定することができるものであ
るから、演算回路８（＝加える数値を例えばｒＮＪ（Ｎ
は整数）とし、各領域（−記憶される入力パルス数を実
際の入力パルス数のＮ倍とすることもできる。
ルドＭＡＤが加えられているメモリ１０には、図示の如
く、パルス列ｘ、ｙ、ｚの入力パルス数を記憶する領域
ＣＴＸ 、 ＣＴＹ 、 ＣＴＺが設けられており、メ
モリアドレスフィールドＭＡＤによって、領域ＣＴＸ
、 ＣＴＹ 、 ＣＴＺの何れかが指定されると、指定
された領域（＝記憶されている入力パルス数を演算回路
８の一方の入力端子（＝加え、演算回路８はこの入力パ
ルス数と他方の入力端子（＝演算レジスタ９から加えら
れている数値とを加算し、加算結果をメモリ１０の前記
指定された領域（−再び記憶させるものである。尚、通
常は、演算レジスタ９から演算回路８（二加える数値を
１１」とし、各領域ＣＴＸ 、 ＣＴＹ 、 ＣＴＺ
ｌ二記憶される入力パルス数と実際の入力パルス数とを
等しくするものであるが、演算レジスタ９から演算回路
８（二加える数値は、演算制御部制御フィールドＡＯＰ
の内容（二より自由（＝設定することができるものであ
るから、演算回路８（＝加える数値を例えばｒＮＪ（Ｎ
は整数）とし、各領域（−記憶される入力パルス数を実
際の入力パルス数のＮ倍とすることもできる。
次に、第３図を参照して、マイクロプログラムメモリ３
（＝格納されている計数処理の為のマイクロプログラム
と、第１図Ｃ二示した装置との動作とを関連づけて説明
する。
（＝格納されている計数処理の為のマイクロプログラム
と、第１図Ｃ二示した装置との動作とを関連づけて説明
する。
マイクロプログラム制御部１は常時同図Ｃ１示すマイク
ロプログラムＡをマイクロプログラムメモリ６から読出
し、パルス入力の有無、即ち、オアゲート１２の出力が
“１＃であるか′０＃であるかをチェックしている。尚
、この際オアゲート１２の出力信号ＲＴがテスト条件選
択回路６を介して分岐制御回路５ｔ′−加わるように、
テスト条件選択フィールドＴＣ８の内容を設定しておく
ものである。
ロプログラムＡをマイクロプログラムメモリ６から読出
し、パルス入力の有無、即ち、オアゲート１２の出力が
“１＃であるか′０＃であるかをチェックしている。尚
、この際オアゲート１２の出力信号ＲＴがテスト条件選
択回路６を介して分岐制御回路５ｔ′−加わるように、
テスト条件選択フィールドＴＣ８の内容を設定しておく
ものである。
そして、オアゲート１２の出力信号ＲＴが＠１”になる
と、マイクロプログラムメモリ３がら、同図１：ｌ−示
すマイクロプログラムＢを読出し、入力パルスがパルス
列Ｘのものであるか否かをチェックし、入力パルスがパ
ルス列Ｘであると判断した場合は、メモリ１０の領域Ｃ
ＴＸに記憶されている入力パルス数をカウントアツプす
る為のサブルーチンＥを、パルス入力がパルス列Ｘのも
のでない場合は、パルス入力がパルス列Ｙであるか否か
をチェックするマイクロプログラムＣをマイクロプログ
ラムメモリ３から読出す。尚、マイクロプログラムＢは
、分岐制御フィールドＢＯＰ ＝“条件分岐モード”、
テスト条件選択フィールドＴＣ８＝”パルス列Ｘを選択
″、分岐アドレスフィールドＢＡＤ ＝”サブルーチン
Ｅの先頭アドレス”となっているものである。
と、マイクロプログラムメモリ３がら、同図１：ｌ−示
すマイクロプログラムＢを読出し、入力パルスがパルス
列Ｘのものであるか否かをチェックし、入力パルスがパ
ルス列Ｘであると判断した場合は、メモリ１０の領域Ｃ
ＴＸに記憶されている入力パルス数をカウントアツプす
る為のサブルーチンＥを、パルス入力がパルス列Ｘのも
のでない場合は、パルス入力がパルス列Ｙであるか否か
をチェックするマイクロプログラムＣをマイクロプログ
ラムメモリ３から読出す。尚、マイクロプログラムＢは
、分岐制御フィールドＢＯＰ ＝“条件分岐モード”、
テスト条件選択フィールドＴＣ８＝”パルス列Ｘを選択
″、分岐アドレスフィールドＢＡＤ ＝”サブルーチン
Ｅの先頭アドレス”となっているものである。
即ち、分岐制御回路５゛は前述したように、分岐制御フ
ィールドＢＯＰの内容が、条件分岐モードである場合に
は、テスト条件選択回路６からの信号が′１”；二なっ
た時、マイクロシーケンサ２（−分岐アドレスフィール
ドＢＡＤの内容をそのまま出力させる制御信号を加える
ものであるから、パルス入力がパルス列Ｘのものである
場合（二は、マイクロシーケンサ２から分岐アドレスフ
ィールドＢＡＤの内容、即ち、サブルーチンＥの先頭ア
ドレスが、マイクロプログラムメモリ３（二方口えられ
、サブル−チンＥが読出される。この場合、サブルーチ
ンＥのメモリアドレスフィールドＭＡＤ ｉ＝は、メモ
リ１０の領域ＣＴＸのアドレスを書込んでおくものであ
り、従って、メモリ１０は、サブルーチンＥがパイプラ
インレジスタ４）ニセットされると、バルスタＩＪ Ｘ
対応の領域ＣＴＸに記憶されている入力パルス数を前述
したよう（二、演算回路８に加えて演算レジスタ９から
の数値（通常は「１」）と加算し、加算結果を入力パル
ス数として、再び領域ＣＴＸ己記憶するものである。そ
して、この後、リターン命令（ＲＥＴＵＲＮ）が実行さ
れ、マイクロプログラムＣがマイクロプログラムメモリ
３から読出される。
ィールドＢＯＰの内容が、条件分岐モードである場合に
は、テスト条件選択回路６からの信号が′１”；二なっ
た時、マイクロシーケンサ２（−分岐アドレスフィール
ドＢＡＤの内容をそのまま出力させる制御信号を加える
ものであるから、パルス入力がパルス列Ｘのものである
場合（二は、マイクロシーケンサ２から分岐アドレスフ
ィールドＢＡＤの内容、即ち、サブルーチンＥの先頭ア
ドレスが、マイクロプログラムメモリ３（二方口えられ
、サブル−チンＥが読出される。この場合、サブルーチ
ンＥのメモリアドレスフィールドＭＡＤ ｉ＝は、メモ
リ１０の領域ＣＴＸのアドレスを書込んでおくものであ
り、従って、メモリ１０は、サブルーチンＥがパイプラ
インレジスタ４）ニセットされると、バルスタＩＪ Ｘ
対応の領域ＣＴＸに記憶されている入力パルス数を前述
したよう（二、演算回路８に加えて演算レジスタ９から
の数値（通常は「１」）と加算し、加算結果を入力パル
ス数として、再び領域ＣＴＸ己記憶するものである。そ
して、この後、リターン命令（ＲＥＴＵＲＮ）が実行さ
れ、マイクロプログラムＣがマイクロプログラムメモリ
３から読出される。
又、マイクロプログラムＣ，Ｄｉ二より、パルス入力が
パルス列Ｙ、ｚであることが検出された場合も、前述し
たと同様に、パルス列Ｙ、Ｚ対応のサブルーチンＦ、Ｇ
が読出され、メモリ１０の領域ＣＴＹ 、 ＣＴＺ ｌ
二記憶されている入力パルス数がカウントアツプされる
。
パルス列Ｙ、ｚであることが検出された場合も、前述し
たと同様に、パルス列Ｙ、Ｚ対応のサブルーチンＦ、Ｇ
が読出され、メモリ１０の領域ＣＴＹ 、 ＣＴＺ ｌ
二記憶されている入力パルス数がカウントアツプされる
。
従来方式は、上述したようＣ二、複数の外部入力（従来
例の説明（１於いてはパルス列ｘ、ｙ、ｚ ）に対して
同一の処理を行なう場合であっても外部入力対応に処理
プログラム（従来例の説明（＝於いてはサブルーチンＥ
、Ｆ、Ｇ ）を設けておくものであるので、マイクロプ
ログラム蓋が外部入力の数（ニ比例して増加し、プログ
ラムの記述が複雑（二なる欠点があった。
例の説明（１於いてはパルス列ｘ、ｙ、ｚ ）に対して
同一の処理を行なう場合であっても外部入力対応に処理
プログラム（従来例の説明（＝於いてはサブルーチンＥ
、Ｆ、Ｇ ）を設けておくものであるので、マイクロプ
ログラム蓋が外部入力の数（ニ比例して増加し、プログ
ラムの記述が複雑（二なる欠点があった。
本発明は、前述の如き欠点を改善したものであり、その
目的は、複数の外部人力（二対して同一の処理を行なう
場合、１つの処理プログラムで複数の外部入力（二対す
る処理を行なうことができるようく二すること（二より
、マイクロプログラム量の増加を防止し、且つ、単純な
マイクロプログラム記述を可能にすること（−ある。以
下実施例について詳細に説明する。
目的は、複数の外部人力（二対して同一の処理を行なう
場合、１つの処理プログラムで複数の外部入力（二対す
る処理を行なうことができるようく二すること（二より
、マイクロプログラム量の増加を防止し、且つ、単純な
マイクロプログラム記述を可能にすること（−ある。以
下実施例について詳細に説明する。
第４図は、本発明の実施例のブロック線図であり、複数
のパルス列それぞれの入力パルス数を計数する場合につ
いてのものである。同図に於いて１３はエンコーダであ
り、他の第１図と同一符号は同一部分を表わしている。
のパルス列それぞれの入力パルス数を計数する場合につ
いてのものである。同図に於いて１３はエンコーダであ
り、他の第１図と同一符号は同一部分を表わしている。
又、第５図はマイクロプログラムメモリ６（二格納され
ている計数処理の為のマイクロプログラムの一例を示し
たものである。
ている計数処理の為のマイクロプログラムの一例を示し
たものである。
エンコーダ１３は、入力端子１１Ｘからパルス列Ｘのパ
ルスが加えられた場合は、例えは、その出力信号ａ、ｂ
を共Ｃ″−＠０”とし、入力端子１１Ｙからパルス列Ｙ
のパルスが加えられた場合は、信号ａを０＃、信号すを
“１＃とじ、入力端子１１Ｚからパルス列２のパルスが
加えられた場合は、信号ａを”１”、信号すを“０″と
し、この信号ａ、ｂをメモリアドレスフィールドＭＡＤ
の最上位デジット側に付加した形で、メモリ１０）二加
えるものであり、又、メモリ１０はエンコーダ１３から
の信号ａ、ｂとパイプラインレジスタ４からのメモリア
ドレスフィールドＭＡＤの内容と（二よって決定された
アドレス（二格納されているデータ（入力パルス数）を
読出し、演算回路８の一方の入力端子（二加えるもので
ある。そして、演算回路８に於いて、前述したと同様（
＝、メモリ１０からの入力パルス数と演算レジスタ９か
らの数値とが加算され、加算結果が入力パルス数として
、再び、信号ａ、ｂ及びメモリアドレスフィールドＭＡ
Ｄ ｌ二よって決定されたアドレスＣ二格納されるもの
である。
ルスが加えられた場合は、例えは、その出力信号ａ、ｂ
を共Ｃ″−＠０”とし、入力端子１１Ｙからパルス列Ｙ
のパルスが加えられた場合は、信号ａを０＃、信号すを
“１＃とじ、入力端子１１Ｚからパルス列２のパルスが
加えられた場合は、信号ａを”１”、信号すを“０″と
し、この信号ａ、ｂをメモリアドレスフィールドＭＡＤ
の最上位デジット側に付加した形で、メモリ１０）二加
えるものであり、又、メモリ１０はエンコーダ１３から
の信号ａ、ｂとパイプラインレジスタ４からのメモリア
ドレスフィールドＭＡＤの内容と（二よって決定された
アドレス（二格納されているデータ（入力パルス数）を
読出し、演算回路８の一方の入力端子（二加えるもので
ある。そして、演算回路８に於いて、前述したと同様（
＝、メモリ１０からの入力パルス数と演算レジスタ９か
らの数値とが加算され、加算結果が入力パルス数として
、再び、信号ａ、ｂ及びメモリアドレスフィールドＭＡ
Ｄ ｌ二よって決定されたアドレスＣ二格納されるもの
である。
従って、この場合、マイクロプログラムメモリ３４＝は
、第５図に示すように、パルス入力の有無即ち、オアゲ
ート１２の出力が１”であるか０”であるかをチェック
するマイクロプログラムＡ及び計数処理の為のサブルー
チンＢのみを格納しておけば良いこと（＝なる。即ち、
マイクロプログラムＡ（二より、パルス入力の有無をチ
ェックし、パルス入力があれば、計数処理の為のサブル
ーチンＢをマイクロプログラムメモリ３から読出してパ
イプラインレジスタ４にセットし、そしてパイプライン
レジスタ４にセットされたメモリアドレスフィールドＭ
ＡＤの内容及びエンコーダの出力信号ａ、ｂ （＝よっ
て入力のあったパルス列対応の領域を指定し、指定され
た領域（二格納されている入力パルス数を演算回路８の
一方の入力端子（＝加えるものであり、従来方式のよう
（二、何れのパルス列のパルスであるか否かをチェック
するマイクロプログラムを設ける必要はなく、又、パル
ス列対応に処理プログラム（サブルーチン）を設けなく
とも良いので、従来方式（＝比較してマイクロプログラ
ム量を大幅Ｃ二削減することができる。尚、同図のサブ
ルーチンＢに於いて△は、ｘ、ｙ、ｚの何れか尚、実施
例（二於いては、複数の外部入力に対して同一の処理を
行なう場合（二ついて説明したが、同一の処理を行なう
外部入力の組が複数あり、且つ各組の処理内容が異なる
場合（二も本発明を適用できることは勿論である。
、第５図に示すように、パルス入力の有無即ち、オアゲ
ート１２の出力が１”であるか０”であるかをチェック
するマイクロプログラムＡ及び計数処理の為のサブルー
チンＢのみを格納しておけば良いこと（＝なる。即ち、
マイクロプログラムＡ（二より、パルス入力の有無をチ
ェックし、パルス入力があれば、計数処理の為のサブル
ーチンＢをマイクロプログラムメモリ３から読出してパ
イプラインレジスタ４にセットし、そしてパイプライン
レジスタ４にセットされたメモリアドレスフィールドＭ
ＡＤの内容及びエンコーダの出力信号ａ、ｂ （＝よっ
て入力のあったパルス列対応の領域を指定し、指定され
た領域（二格納されている入力パルス数を演算回路８の
一方の入力端子（＝加えるものであり、従来方式のよう
（二、何れのパルス列のパルスであるか否かをチェック
するマイクロプログラムを設ける必要はなく、又、パル
ス列対応に処理プログラム（サブルーチン）を設けなく
とも良いので、従来方式（＝比較してマイクロプログラ
ム量を大幅Ｃ二削減することができる。尚、同図のサブ
ルーチンＢに於いて△は、ｘ、ｙ、ｚの何れか尚、実施
例（二於いては、複数の外部入力に対して同一の処理を
行なう場合（二ついて説明したが、同一の処理を行なう
外部入力の組が複数あり、且つ各組の処理内容が異なる
場合（二も本発明を適用できることは勿論である。
以上説明したように、本発明は、複数の外部入力のうち
の何れが加えられたかを検出するエンコーダ１３等の検
出手段を設けたものであるから、従来方式のよう；二、
外部入力のうちの何れが加えられたかをチェックする為
の処理プログラムを設ける必要はなく、又、検出手段の
検出結果Ｃ二基づいて、処理プログラム（実施例に於い
てはサブルーチンＢ）ｌ二よる処理結果を、メモリの外
部入力対応の領域（二記憶させるものであるから、従来
方式のよう（二、外部入力対応（二処理プログラム（従
来例の説明（二於いてはサブルーチンＥ−ａ）を設ける
必要がなく、従って、マイクロプログラム量を従来方式
Ｃ：ｌ−比べて大幅（＝削減できる利点があると共（ニ
マイクロプログラムの構造を簡単（二することができる
利点がある。
の何れが加えられたかを検出するエンコーダ１３等の検
出手段を設けたものであるから、従来方式のよう；二、
外部入力のうちの何れが加えられたかをチェックする為
の処理プログラムを設ける必要はなく、又、検出手段の
検出結果Ｃ二基づいて、処理プログラム（実施例に於い
てはサブルーチンＢ）ｌ二よる処理結果を、メモリの外
部入力対応の領域（二記憶させるものであるから、従来
方式のよう（二、外部入力対応（二処理プログラム（従
来例の説明（二於いてはサブルーチンＥ−ａ）を設ける
必要がなく、従って、マイクロプログラム量を従来方式
Ｃ：ｌ−比べて大幅（＝削減できる利点があると共（ニ
マイクロプログラムの構造を簡単（二することができる
利点がある。
第１図は従来例のブロック線図、第２図はマイクロ命令
のフオ、−マットの一例を示す図、第３図は従来方式に
於けるマイクロプログラムの一例を示す図、第４図は本
発明の実施例のブロック線図、第５図は本発明方式（二
於けるマイクロプログラムの一例を示す図である。 １はマイクロプログラム制御部、２はマイクロシーケン
サ、３はマイクロプログラムメモリ、４算レジスタ、１
０はメモリ、１１Ｘ〜１１Ｚは入力端子、１２はオアゲ
ート、１６はエンコーダである。 特許出願人 富士電機製造株式会社 （外１名） 代 理 人 弁理士玉蟲久五部 （外６名）
のフオ、−マットの一例を示す図、第３図は従来方式に
於けるマイクロプログラムの一例を示す図、第４図は本
発明の実施例のブロック線図、第５図は本発明方式（二
於けるマイクロプログラムの一例を示す図である。 １はマイクロプログラム制御部、２はマイクロシーケン
サ、３はマイクロプログラムメモリ、４算レジスタ、１
０はメモリ、１１Ｘ〜１１Ｚは入力端子、１２はオアゲ
ート、１６はエンコーダである。 特許出願人 富士電機製造株式会社 （外１名） 代 理 人 弁理士玉蟲久五部 （外６名）
Claims (1)
- 複数の外部入力（二対してそれぞれ同一の処理をマイク
ロプログラムＣ二従って実行するマイクロプログラム制
御方式（＝於いて、前記複数の外部入力対応の処理結果
をそれぞれ外部入力対応の領域（＝格納するメモリと、
前記複数の外部入力を識別して検出する検出手段と、前
記複数の外部入力（二対□してそれぞれ同一の処理を実
行する為の１個のサブルーチンプログラムを含むマイク
ロプログラムを格納したマイクロプログラムメモリとを
備え、前記外部入力により、前記マイクロプログラムメ
モリから前記サブルーチンプログラムを読出して前記外
部人力Ｃ二対する処理を実行し、前記検出手段Ｃ二より
識別された外部人力（二対窓する前記メモリの領域（二
処理結果を格納することを特徴とするマイクロプログラ
ム制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16829481A JPS5870355A (ja) | 1981-10-21 | 1981-10-21 | マイクロプログラム制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16829481A JPS5870355A (ja) | 1981-10-21 | 1981-10-21 | マイクロプログラム制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5870355A true JPS5870355A (ja) | 1983-04-26 |
| JPH0427572B2 JPH0427572B2 (ja) | 1992-05-12 |
Family
ID=15865339
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16829481A Granted JPS5870355A (ja) | 1981-10-21 | 1981-10-21 | マイクロプログラム制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5870355A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5533236A (en) * | 1978-08-30 | 1980-03-08 | Toshiba Corp | Parameter control system |
| JPS5592950A (en) * | 1978-12-30 | 1980-07-14 | Ricoh Co Ltd | Interruption control system |
-
1981
- 1981-10-21 JP JP16829481A patent/JPS5870355A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5533236A (en) * | 1978-08-30 | 1980-03-08 | Toshiba Corp | Parameter control system |
| JPS5592950A (en) * | 1978-12-30 | 1980-07-14 | Ricoh Co Ltd | Interruption control system |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0427572B2 (ja) | 1992-05-12 |
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