JPH0427572B2 - - Google Patents
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- JPH0427572B2 JPH0427572B2 JP56168294A JP16829481A JPH0427572B2 JP H0427572 B2 JPH0427572 B2 JP H0427572B2 JP 56168294 A JP56168294 A JP 56168294A JP 16829481 A JP16829481 A JP 16829481A JP H0427572 B2 JPH0427572 B2 JP H0427572B2
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- JP
- Japan
- Prior art keywords
- microprogram
- memory
- input
- external input
- pulse
- Prior art date
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- Expired - Lifetime
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/22—Microcontrol or microprogram arrangements
- G06F9/226—Microinstruction function, e.g. input/output microinstruction; diagnostic microinstruction; microinstruction format
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- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Description
【発明の詳細な説明】
本発明は、マイクロプログラム制御方式によ
り、複数の外部入力に対して同一の処理を行なう
際、マイクロプログラム量を少ないものとするこ
とができるマイクロプログラム制御方式に関する
ものである。
り、複数の外部入力に対して同一の処理を行なう
際、マイクロプログラム量を少ないものとするこ
とができるマイクロプログラム制御方式に関する
ものである。
マイクロプログラム制御方式は現在計算機、コ
ントローラ等の中央処理部への適用を主体に広く
利用されているが、制御部構成に高い融通性を与
えることができる為、各種のインテリジエンス入
出力装置や機能モジユールへの利用も進んでい
る。
ントローラ等の中央処理部への適用を主体に広く
利用されているが、制御部構成に高い融通性を与
えることができる為、各種のインテリジエンス入
出力装置や機能モジユールへの利用も進んでい
る。
ところで、インテリジエンス入出力装置や、機
能モジユール等に於いては、例えば、複数のパル
ス列のパルス性を各パルス列毎に計数すると言う
ように、複数の外部入力に対して、同一の処理を
行なう場合がある。従来は、このような場合、ハ
ードウエア量を少なくする為に、各外部入力に対
する処理をマイクロプログラムで記述しておき、
外部入力が発生した場合、その外部入力対応の処
理プログラムを実行させるようにしているが、外
部入力対応に処理プログラムを設けなければなら
ない為、マイクロプログラム量が外部入力の数に
比例して増大し、プログラム構造が複雑になる欠
点があつた。
能モジユール等に於いては、例えば、複数のパル
ス列のパルス性を各パルス列毎に計数すると言う
ように、複数の外部入力に対して、同一の処理を
行なう場合がある。従来は、このような場合、ハ
ードウエア量を少なくする為に、各外部入力に対
する処理をマイクロプログラムで記述しておき、
外部入力が発生した場合、その外部入力対応の処
理プログラムを実行させるようにしているが、外
部入力対応に処理プログラムを設けなければなら
ない為、マイクロプログラム量が外部入力の数に
比例して増大し、プログラム構造が複雑になる欠
点があつた。
第１図は従来方式を説明する為のブロツク線図
であり、複数のパルス列をそれぞれのパルス数を
計数する場合についてのものである。尚、同図に
於いて、１はマイクロシーケンサ２、マイクロ命
令が格納されているマイクロプログラムメモリ
３、パイプラインレジスタ４、分岐制御回路５、
テスト条件選択回路６から成るマイクロプログラ
ム制御部、７は演算回路８、演算レジスタ９、メ
モリ１０から成る演算制御部、１１Ｘ，１１Ｙ，
１１Ｚはそれぞれパルス列Ｘ，Ｙ，Ｚの入力端
子、１２はオアゲートである。又、第２図は、マ
イクロプログラムメモリ３に格納されているマイ
クロ命令のフオーマツトの一例を示し、BOPは
マイクロプログラム制御部１の動作モードを決定
する分岐制御フイールド、TCSはテスト条件選
択回路６に加えられるパルス列Ｘ，Ｙ，Ｚ、オア
ゲート１２の出力信号RT、演算回路８の出力信
号AL（例えば、オーバーフロー等を示す信号）の
うちの何れを分岐制御回路５に加えるのかを示す
テスト条件選択フイールド、BADは分岐先のア
ドレスを示す分岐アドレスフイールド、MADは
メモリ１０のアドレスを示すメモリアドレスフイ
ールド、AOPは演算制御部制御フイールドであ
る。又、第３図はマイクロプログラムメモリ３に
格納されている計数処理の為のマイクロプログラ
ムの一例を示した図である。
であり、複数のパルス列をそれぞれのパルス数を
計数する場合についてのものである。尚、同図に
於いて、１はマイクロシーケンサ２、マイクロ命
令が格納されているマイクロプログラムメモリ
３、パイプラインレジスタ４、分岐制御回路５、
テスト条件選択回路６から成るマイクロプログラ
ム制御部、７は演算回路８、演算レジスタ９、メ
モリ１０から成る演算制御部、１１Ｘ，１１Ｙ，
１１Ｚはそれぞれパルス列Ｘ，Ｙ，Ｚの入力端
子、１２はオアゲートである。又、第２図は、マ
イクロプログラムメモリ３に格納されているマイ
クロ命令のフオーマツトの一例を示し、BOPは
マイクロプログラム制御部１の動作モードを決定
する分岐制御フイールド、TCSはテスト条件選
択回路６に加えられるパルス列Ｘ，Ｙ，Ｚ、オア
ゲート１２の出力信号RT、演算回路８の出力信
号AL（例えば、オーバーフロー等を示す信号）の
うちの何れを分岐制御回路５に加えるのかを示す
テスト条件選択フイールド、BADは分岐先のア
ドレスを示す分岐アドレスフイールド、MADは
メモリ１０のアドレスを示すメモリアドレスフイ
ールド、AOPは演算制御部制御フイールドであ
る。又、第３図はマイクロプログラムメモリ３に
格納されている計数処理の為のマイクロプログラ
ムの一例を示した図である。
先ず、第１図各部の機能について説明する。マ
イクロシーケンサ２は、マイクロプログラムメモ
リ３のアドレスを指定し、該アドレスに書込まれ
ているマイクロ命令を読出すものであり、読出さ
れたマイクロ命令はパイプラインレジスタ４に加
えられる。又、パイプラインレジスタ４は、セツ
トされたマイクロ命令に分岐制御フイールド
BOP、テスト条件選択フイールドTCS、演算制
御部制御フイールドAOP、メモリアドレスフイ
ールドMAD、分岐アドレスフイールドBADをそ
れぞれ、分岐制御回路５、テスト条件選択回路
６、演算レジスタ９、メモリ１０、マイクロシー
ケンサ２に加えるものである。
イクロシーケンサ２は、マイクロプログラムメモ
リ３のアドレスを指定し、該アドレスに書込まれ
ているマイクロ命令を読出すものであり、読出さ
れたマイクロ命令はパイプラインレジスタ４に加
えられる。又、パイプラインレジスタ４は、セツ
トされたマイクロ命令に分岐制御フイールド
BOP、テスト条件選択フイールドTCS、演算制
御部制御フイールドAOP、メモリアドレスフイ
ールドMAD、分岐アドレスフイールドBADをそ
れぞれ、分岐制御回路５、テスト条件選択回路
６、演算レジスタ９、メモリ１０、マイクロシー
ケンサ２に加えるものである。
又、テスト条件選択回路６は、テスト条件選択
フイールドTCSの内容に従つて、オアゲート１
２の出力信号RT、パルス列Ｘ，Ｙ，Ｚ、演算回
路８の出力ALのうちの何れかを選択して分岐制
御回路５に加えるものである。又、分岐制御回路
５は、分岐制御フイールドBOPの内容を解読し、
解読結果に基づいて、マイクロシーケンサ２の動
作を制御する制御信号を作成するものであり、分
岐制御フイールドBOPの内容がPC＋１モードで
ある場合には、順次進歩させる制御信号を、分岐
モードである場合には、分岐アドレスフイールド
BADの内容をそのまま出力させる制御信号を条
件分岐モードである場合には、テスト条件選択回
路６を介して加えられた信号が“１”になつた時
点に於いて、分岐アドレスフイールドBADの内
容をそのまま出力させる制御信号をマイクロシー
ケンサ２に加えるものである。
フイールドTCSの内容に従つて、オアゲート１
２の出力信号RT、パルス列Ｘ，Ｙ，Ｚ、演算回
路８の出力ALのうちの何れかを選択して分岐制
御回路５に加えるものである。又、分岐制御回路
５は、分岐制御フイールドBOPの内容を解読し、
解読結果に基づいて、マイクロシーケンサ２の動
作を制御する制御信号を作成するものであり、分
岐制御フイールドBOPの内容がPC＋１モードで
ある場合には、順次進歩させる制御信号を、分岐
モードである場合には、分岐アドレスフイールド
BADの内容をそのまま出力させる制御信号を条
件分岐モードである場合には、テスト条件選択回
路６を介して加えられた信号が“１”になつた時
点に於いて、分岐アドレスフイールドBADの内
容をそのまま出力させる制御信号をマイクロシー
ケンサ２に加えるものである。
又、パイプラインレジスタ４からメモリアドレ
スフイールドMADが加えられているメモリ１０
には、図示の如く、パルス列Ｘ，Ｙ，Ｚの入力パ
ルス数を記憶する領域CTX，CTY，CTZが設け
られており、メモリアドレスフイールドMADに
よつて、領域CTX，CTY，CTZの何れかが指定
されると、指定された領域に記憶されている入力
パルス数を演算回路８の一方の入力端子に加え、
演算回路路８はこの入力パルス数と他方の入力端
子に演算レジスタ９から加えられている数値とを
加算し、加算結果をメモリ１０の前記指定された
領域に再び記憶させるものである。尚、通常は、
演算レジスタ９から演算回路８に加える数値を
「１」とし、各領域CTX，CTY，CTZに記憶さ
れる入力パルス数の実際の入力パルス数とを等し
くするものであるが、演算レジスタ９から演算回
路８に加える数値は、演算制御部制御フイールド
AOPの内容により自由に設定することができる
ものであるから、演算回路８に加える数値を例え
ば「Ｎ」（Ｎは整数）とし、各領域に記憶される
入力パルス数を実際の入力パルス数のＮ倍とする
こともできる。
スフイールドMADが加えられているメモリ１０
には、図示の如く、パルス列Ｘ，Ｙ，Ｚの入力パ
ルス数を記憶する領域CTX，CTY，CTZが設け
られており、メモリアドレスフイールドMADに
よつて、領域CTX，CTY，CTZの何れかが指定
されると、指定された領域に記憶されている入力
パルス数を演算回路８の一方の入力端子に加え、
演算回路路８はこの入力パルス数と他方の入力端
子に演算レジスタ９から加えられている数値とを
加算し、加算結果をメモリ１０の前記指定された
領域に再び記憶させるものである。尚、通常は、
演算レジスタ９から演算回路８に加える数値を
「１」とし、各領域CTX，CTY，CTZに記憶さ
れる入力パルス数の実際の入力パルス数とを等し
くするものであるが、演算レジスタ９から演算回
路８に加える数値は、演算制御部制御フイールド
AOPの内容により自由に設定することができる
ものであるから、演算回路８に加える数値を例え
ば「Ｎ」（Ｎは整数）とし、各領域に記憶される
入力パルス数を実際の入力パルス数のＮ倍とする
こともできる。
次に、第３図を参照して、マイクロプログラム
メモリ３に格納されている計数処理の為のマイク
ロプログラムと、第１図に示した装置との動作と
を関連づけて説明する。
メモリ３に格納されている計数処理の為のマイク
ロプログラムと、第１図に示した装置との動作と
を関連づけて説明する。
マイクロプログラム制御部１は常時同図に示す
マイクロプログラムＡをマイクロプログラムメモ
リ３から読出し、パルス入力の有無、即ち、オア
ゲート１２の出力が〓１”であるか〓０”である
かをチエツクしている。尚、この際オアゲート１
２の出力信号RTがテスト条件選択回路６を介し
て分岐制御回路５に加わるように、テスト条件選
択フイールドTCSの内容を設定しておくもので
ある。
マイクロプログラムＡをマイクロプログラムメモ
リ３から読出し、パルス入力の有無、即ち、オア
ゲート１２の出力が〓１”であるか〓０”である
かをチエツクしている。尚、この際オアゲート１
２の出力信号RTがテスト条件選択回路６を介し
て分岐制御回路５に加わるように、テスト条件選
択フイールドTCSの内容を設定しておくもので
ある。
そして、オアゲート１２の出力信号RTが〓
１”になると、マイクロプログラムメモリ３か
ら、同図に示すマイクロプログラムＢを読出し、
入力パルスがパルス列Ｘのものであるか否かをチ
エツクし、入力パルスがパルス列Ｘであると判断
した場合は、メモリ１０の領域CTXに記憶され
ている入力パルス数をカウントアツプする為のサ
ブルーチンＥを、パルス入力がパルス列Ｘのもの
でない場合は、パルス入力がパルス列Ｙであるか
否かをチエツクするマイクロプログラムＣをマイ
クロプログラムメモリ３から読出す。尚、マイク
ロプログラムＢは、分岐制御フイールドBOP＝
〓条件分岐モード”、テスト条件選択フイールド
TCS＝〓パルス列Ｘを選択”、分岐アドレスフイ
ールドBAD＝〓サブルーチンＥの先頭アドレス”
となつているものである。即ち、分岐制御回路５
は前述したように、分岐制御フイールドBOPの
内容が、条件分岐モードである場合には、テスト
条件選択回路６からの信号が〓１”になつた時、
マイクロシーケンサ２に分岐アドレスフイールド
BADの内容をそのまま出力させる制御信号を加
えるものであるから、パルス入力がパルス列Ｘの
ものである場合には、マイクロシーケンサ２から
分岐アドレスフイールドBADの内容、即ち、サ
ブルーチンＥの先頭アドレスが、マイクロプログ
ラムメモリ３に加えられ、サブルーチンＥが読出
される。この場合、サブルーチンＥのメモリアド
スフイールドMADには、メモリ１０の領域CTX
のアドレスを書込んでおくものであり、従つて、
メモリ１０は、サブルーチンＥがパイプラインレ
ジスタ４にセツトされると、パルス列Ｘ対応の領
域CTXに記憶されている入力パルス数を前述し
たように、演算回路８に加えて演算レジスタ９か
らの数値（通常は「１」）と加算し、加算結果を
入力パルス数として、再び領域CTXに記憶する
ものである。そして、この後、リターン命令
（RETURN）が実行され、マイクロプログラム
Ｃがマイクロプログラムメモリ３から読出され
る。
１”になると、マイクロプログラムメモリ３か
ら、同図に示すマイクロプログラムＢを読出し、
入力パルスがパルス列Ｘのものであるか否かをチ
エツクし、入力パルスがパルス列Ｘであると判断
した場合は、メモリ１０の領域CTXに記憶され
ている入力パルス数をカウントアツプする為のサ
ブルーチンＥを、パルス入力がパルス列Ｘのもの
でない場合は、パルス入力がパルス列Ｙであるか
否かをチエツクするマイクロプログラムＣをマイ
クロプログラムメモリ３から読出す。尚、マイク
ロプログラムＢは、分岐制御フイールドBOP＝
〓条件分岐モード”、テスト条件選択フイールド
TCS＝〓パルス列Ｘを選択”、分岐アドレスフイ
ールドBAD＝〓サブルーチンＥの先頭アドレス”
となつているものである。即ち、分岐制御回路５
は前述したように、分岐制御フイールドBOPの
内容が、条件分岐モードである場合には、テスト
条件選択回路６からの信号が〓１”になつた時、
マイクロシーケンサ２に分岐アドレスフイールド
BADの内容をそのまま出力させる制御信号を加
えるものであるから、パルス入力がパルス列Ｘの
ものである場合には、マイクロシーケンサ２から
分岐アドレスフイールドBADの内容、即ち、サ
ブルーチンＥの先頭アドレスが、マイクロプログ
ラムメモリ３に加えられ、サブルーチンＥが読出
される。この場合、サブルーチンＥのメモリアド
スフイールドMADには、メモリ１０の領域CTX
のアドレスを書込んでおくものであり、従つて、
メモリ１０は、サブルーチンＥがパイプラインレ
ジスタ４にセツトされると、パルス列Ｘ対応の領
域CTXに記憶されている入力パルス数を前述し
たように、演算回路８に加えて演算レジスタ９か
らの数値（通常は「１」）と加算し、加算結果を
入力パルス数として、再び領域CTXに記憶する
ものである。そして、この後、リターン命令
（RETURN）が実行され、マイクロプログラム
Ｃがマイクロプログラムメモリ３から読出され
る。
又、マイクロプログラムＣ，Ｄにより、パルス
入力がパルス列Ｙ，Ｚであることが検出された場
合も、前述したと同様に、パルス列Ｙ，Ｚ対応の
サブルーチンＦ，Ｇが読出され、メモリ１０の領
域CTY，CTZに記憶されている入力パルス数が
カウントアツプされる。
入力がパルス列Ｙ，Ｚであることが検出された場
合も、前述したと同様に、パルス列Ｙ，Ｚ対応の
サブルーチンＦ，Ｇが読出され、メモリ１０の領
域CTY，CTZに記憶されている入力パルス数が
カウントアツプされる。
従来方式は、上述したように、複数の外部入力
（従来例の説明に於いてはパルス列Ｘ，Ｙ，Ｚ）
に対して同一の処理を行なう場合であつても外部
入力対応に処理プログラム（従来例の説明に於い
てはサブルーチンＥ，Ｆ，Ｇ）を設けておくもの
であるので、マイクロプログラム量が外部入力の
数に比例して増加し、プログラムの記述が複雑に
なる欠点があつた。
（従来例の説明に於いてはパルス列Ｘ，Ｙ，Ｚ）
に対して同一の処理を行なう場合であつても外部
入力対応に処理プログラム（従来例の説明に於い
てはサブルーチンＥ，Ｆ，Ｇ）を設けておくもの
であるので、マイクロプログラム量が外部入力の
数に比例して増加し、プログラムの記述が複雑に
なる欠点があつた。
本発明は、前述の如き欠点を改善したものであ
り、その目的は、複数の外部入力に対して同一の
処理を行なう場合、１つの処理プログラムで複数
の外部入力に対する処理を行なうことができるよ
うにすることにより、マイクロプログラム量の増
加を防止し、且つ、単純なマイクロプログラム記
述を可能にすることにある。以下実施例について
詳細に説明する。
り、その目的は、複数の外部入力に対して同一の
処理を行なう場合、１つの処理プログラムで複数
の外部入力に対する処理を行なうことができるよ
うにすることにより、マイクロプログラム量の増
加を防止し、且つ、単純なマイクロプログラム記
述を可能にすることにある。以下実施例について
詳細に説明する。
第４図は、本発明の実施例のブロツク線図であ
り、複数のパルス列それぞれの入力パルス数を計
数する場合についてのものである。同図に於いて
１３はエンコーダであり、他の第１図と同一符号
は同一部分を表わしている。又、第５図はマイク
ロプログラムメモリ３に格納されている計数処理
の為のマイクロプログラムの一例を示したもので
ある。
り、複数のパルス列それぞれの入力パルス数を計
数する場合についてのものである。同図に於いて
１３はエンコーダであり、他の第１図と同一符号
は同一部分を表わしている。又、第５図はマイク
ロプログラムメモリ３に格納されている計数処理
の為のマイクロプログラムの一例を示したもので
ある。
エンコーダ１３は、入力端子１１Ｘからパルス
列Ｘのパルスが加えられた場合は、例えば、その
出力信号ａ，ｂを共に〓０”として、入力端子１
１Ｙからパルス列Ｙのパルスが加ええられた場合
は、信号ａを〓０”、信号ｂを〓１”とし、入力
端子１１Ｚからパルス列Ｚのパルスが加えられた
場合は、信号ａを〓１”、信号ｂを〓０”とし、
この信号ａ，ｂをメモリアドレスフイールド
MADの最上位デジツト側に付加した形で、メモ
リ１０に加えるものであり、又、メモリ１０はエ
ンコーダ１３からの信号ａ，ｂとパイプラインレ
ジスタ４からのメモリアドレスフイールドMAD
の内容によつて決定されたアドレスに格納されて
いるデータ（入力パルス数）を読出し、演算回路
８の一方の入力端子に加えるものである。そし
て、演算回路８に於いて、前述したと同様に、メ
モリ１０からの入力パルス数と演算レジスタ９か
らの数値とが加算され、加算結果が入力パルス数
として、再び、信号ａ，ｂ及びメモリアドレスフ
イールドMADによつて決定されたアドレスに格
納されるものである。
列Ｘのパルスが加えられた場合は、例えば、その
出力信号ａ，ｂを共に〓０”として、入力端子１
１Ｙからパルス列Ｙのパルスが加ええられた場合
は、信号ａを〓０”、信号ｂを〓１”とし、入力
端子１１Ｚからパルス列Ｚのパルスが加えられた
場合は、信号ａを〓１”、信号ｂを〓０”とし、
この信号ａ，ｂをメモリアドレスフイールド
MADの最上位デジツト側に付加した形で、メモ
リ１０に加えるものであり、又、メモリ１０はエ
ンコーダ１３からの信号ａ，ｂとパイプラインレ
ジスタ４からのメモリアドレスフイールドMAD
の内容によつて決定されたアドレスに格納されて
いるデータ（入力パルス数）を読出し、演算回路
８の一方の入力端子に加えるものである。そし
て、演算回路８に於いて、前述したと同様に、メ
モリ１０からの入力パルス数と演算レジスタ９か
らの数値とが加算され、加算結果が入力パルス数
として、再び、信号ａ，ｂ及びメモリアドレスフ
イールドMADによつて決定されたアドレスに格
納されるものである。
従つて、この場合、マイクロプログラムモリ３
には、第５図に示すように、パルス入力の有無、
即ち、オアゲート１２の出力が〓１”であるか〓
０”であるかをチエツクするマイクロプログラム
Ａ及び計数処理の為のサブルーチンＢのみを格納
しておけば良いことになる。即ち、マイクロプロ
グラムＡにより、パルス入力の有無をチエツク
し、パルス入力があれば、計数処理の為のサブル
ーチンＢをマイクロプログラムメモリ３から読出
してパイプラインレジスタ４にセツトし、そして
パイプラインレジスタ４にセツトさえたメモリア
ドレスフイールドMADの内容及びエンコーダの
出力信号ａ，ｂによつて入力のあつたパルス列対
応の領域を指定し、指定された領域に格納されて
いる入力パルス数を演算回路８の一方の入力端子
に加えるものであり、従来方式のように、何れの
パルス列のパルスであるか否かをチエツクするマ
イクロプログラムを設ける必要はなく、又、パル
ス列対応に処理プログラム（サブルーチン）を設
けなくとも良いので、従来方式に比較してマイク
ロプログラム量を大幅に削減することができる。
尚、同図のサブルーチンＢに於いて△は、Ｘ，
Ｙ，Ｚの何れかを示すものであり、エンコーダ１
３の出力信号ａ，ｂによつて、Ｘ，Ｙ，Ｚのうち
何れかが自動的に設定されるものである。
には、第５図に示すように、パルス入力の有無、
即ち、オアゲート１２の出力が〓１”であるか〓
０”であるかをチエツクするマイクロプログラム
Ａ及び計数処理の為のサブルーチンＢのみを格納
しておけば良いことになる。即ち、マイクロプロ
グラムＡにより、パルス入力の有無をチエツク
し、パルス入力があれば、計数処理の為のサブル
ーチンＢをマイクロプログラムメモリ３から読出
してパイプラインレジスタ４にセツトし、そして
パイプラインレジスタ４にセツトさえたメモリア
ドレスフイールドMADの内容及びエンコーダの
出力信号ａ，ｂによつて入力のあつたパルス列対
応の領域を指定し、指定された領域に格納されて
いる入力パルス数を演算回路８の一方の入力端子
に加えるものであり、従来方式のように、何れの
パルス列のパルスであるか否かをチエツクするマ
イクロプログラムを設ける必要はなく、又、パル
ス列対応に処理プログラム（サブルーチン）を設
けなくとも良いので、従来方式に比較してマイク
ロプログラム量を大幅に削減することができる。
尚、同図のサブルーチンＢに於いて△は、Ｘ，
Ｙ，Ｚの何れかを示すものであり、エンコーダ１
３の出力信号ａ，ｂによつて、Ｘ，Ｙ，Ｚのうち
何れかが自動的に設定されるものである。
尚、実施例に於いては、複数の外部入力に対し
て同一の処理を行なう場合について説明したが、
同一の処理を行なう外部入力の組が複数あり、且
つ各組の処理内容が異なる場合にも本発明を適用
できることは勿論である。
て同一の処理を行なう場合について説明したが、
同一の処理を行なう外部入力の組が複数あり、且
つ各組の処理内容が異なる場合にも本発明を適用
できることは勿論である。
以上説明したように、本発明は、複数の外部入
力のうちの何れが加えられたかを検出するエンコ
ーダ１３等の検出手段を設けたものであるから、
従来方式のように、外部入力のうちの何れが加え
られたかをチエツクする為の処理プログラムを設
ける必要はなく、又、検出手段の検出結果に基づ
いて、処理プログラム（実施例に於いてはサブル
ーチンＢ）による処理結果を、メモリの外部入力
対応の領域に記憶させるものであるから、従来方
式のように、外部入力対応に処理プログラム（従
来例の説明に於いてはサブルーチンＥ〜Ｇ）を設
ける必要がなく、従つて、マイクロプログラム量
を従来方式に比べて大幅に削減できる利点がある
と共にマイクロプログラムの構造を簡単にするこ
とができる利点がある。
力のうちの何れが加えられたかを検出するエンコ
ーダ１３等の検出手段を設けたものであるから、
従来方式のように、外部入力のうちの何れが加え
られたかをチエツクする為の処理プログラムを設
ける必要はなく、又、検出手段の検出結果に基づ
いて、処理プログラム（実施例に於いてはサブル
ーチンＢ）による処理結果を、メモリの外部入力
対応の領域に記憶させるものであるから、従来方
式のように、外部入力対応に処理プログラム（従
来例の説明に於いてはサブルーチンＥ〜Ｇ）を設
ける必要がなく、従つて、マイクロプログラム量
を従来方式に比べて大幅に削減できる利点がある
と共にマイクロプログラムの構造を簡単にするこ
とができる利点がある。
第１図は従来例のブロツク線図、第２図はマイ
クロ命令のフオーマツトの一例を示す図、第３図
は従来方式に於けるマイクロプログラムの一例を
示す図、第４図は本発明の実施例のブロツク線
図、第５図は本発明方式に於けるマイクロプログ
ラムの一例を示す図である。 １はマイクロプログラム制御部、２はマイクロ
シーケンサ、３はマイクロプログラムメモリ、４
はパイプラインレジスタ、５は分岐制御回路、６
はテスト条件選択回路、７は演算制御部、８は演
算回路、９は演算レジスタ、１０はメモリ、１１
Ｘ〜１１Ｚは入力端子、１２はオアゲート、１３
はエンコーダである。
クロ命令のフオーマツトの一例を示す図、第３図
は従来方式に於けるマイクロプログラムの一例を
示す図、第４図は本発明の実施例のブロツク線
図、第５図は本発明方式に於けるマイクロプログ
ラムの一例を示す図である。 １はマイクロプログラム制御部、２はマイクロ
シーケンサ、３はマイクロプログラムメモリ、４
はパイプラインレジスタ、５は分岐制御回路、６
はテスト条件選択回路、７は演算制御部、８は演
算回路、９は演算レジスタ、１０はメモリ、１１
Ｘ〜１１Ｚは入力端子、１２はオアゲート、１３
はエンコーダである。
Claims (1)
- １ 複数の外部入力に対してそれぞれ同一の処理
をマイクロプログラムに従つて実行するマイクロ
プログラム制御方式において、前記複数の外部入
力対応の処理結果をそれぞれ外部入力対応の領域
に格納するメモリと、前記複数の外部入力を識別
し、その識別結果に基づいて前記メモリの外部入
力対応の領域のアドレス信号の一部となるアドレ
ス情報を出力する外部入力識別手段と、前記複数
の外部入力に対してそれぞれ同一の処理を実行す
る為の１個のサブルーチンプログラムを含むマイ
クロプログラムを格納したマイクロプログラムメ
モリとを備え、前記外部入力を検出すると、前記
マイクロプログラムメモリから前記サブルーチン
プログラムを読出して前記外部入力に対する処理
を実行し、前記外部入力識別手段から出力された
アドレス情報と前記マイクロプログラム内のアド
レス情報との組み合わせにより指定される前記メ
モリの外部入力対応の領域に処理結果を格納する
ことを特徴とするマイクロプログラム制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16829481A JPS5870355A (ja) | 1981-10-21 | 1981-10-21 | マイクロプログラム制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16829481A JPS5870355A (ja) | 1981-10-21 | 1981-10-21 | マイクロプログラム制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5870355A JPS5870355A (ja) | 1983-04-26 |
| JPH0427572B2 true JPH0427572B2 (ja) | 1992-05-12 |
Family
ID=15865339
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16829481A Granted JPS5870355A (ja) | 1981-10-21 | 1981-10-21 | マイクロプログラム制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5870355A (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5533236A (en) * | 1978-08-30 | 1980-03-08 | Toshiba Corp | Parameter control system |
| JPS5592950A (en) * | 1978-12-30 | 1980-07-14 | Ricoh Co Ltd | Interruption control system |
-
1981
- 1981-10-21 JP JP16829481A patent/JPS5870355A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5870355A (ja) | 1983-04-26 |
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