JPS5872260A - メモリ共有装置 - Google Patents
メモリ共有装置Info
- Publication number
- JPS5872260A JPS5872260A JP17048781A JP17048781A JPS5872260A JP S5872260 A JPS5872260 A JP S5872260A JP 17048781 A JP17048781 A JP 17048781A JP 17048781 A JP17048781 A JP 17048781A JP S5872260 A JPS5872260 A JP S5872260A
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- JP
- Japan
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- memory
- processor
- address
- access
- processors
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4004—Coupling between buses
- G06F13/4027—Coupling between buses using bus bridges
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は計算機複合システムにおけるメモリ共有（用）
装置に関するものである。
装置に関するものである。
近年、廉価なプロセッサを複数台結合し、信頼性、高速
性に優れた計算機システムの開発が各所で行なわれ、そ
の成果が大いに期待されている。
性に優れた計算機システムの開発が各所で行なわれ、そ
の成果が大いに期待されている。
この様な計算機複合システムの目的の一つに、プロセッ
サが個々に有するメモリを他のプロセッサと共用する事
によ）機能分散処理、負荷分散処理、並列処理を容易に
実現可能とするものがある。
サが個々に有するメモリを他のプロセッサと共用する事
によ）機能分散処理、負荷分散処理、並列処理を容易に
実現可能とするものがある。
従来、共通パス上に複数のプロセッサ量ジュールを接続
するいわゆる共通パス方式の複合プロセッサに新たに同
種の共通バス方式の複合プロセラナシステムを接続する
場合には、二つの共通パスの間に一台の双方向のアドレ
ス変換テーブルを接続し、プロセッサから出力されるア
ドレスを変換し、相手方の共通パスに接続されているメ
モリにアクセスする方法が採られる。
するいわゆる共通パス方式の複合プロセッサに新たに同
種の共通バス方式の複合プロセラナシステムを接続する
場合には、二つの共通パスの間に一台の双方向のアドレ
ス変換テーブルを接続し、プロセッサから出力されるア
ドレスを変換し、相手方の共通パスに接続されているメ
モリにアクセスする方法が採られる。
この方式によれば、各プロセッサの任意なアドレス空間
を相手側の共通パスに接続されるメモリに割当て、メモ
リアクセスする際には、各プロセッサから出力されるア
ドレスを個々のプロセラｆ側で一担アドレス変換するか
、あるいはユーザのプログラム作成時に考慮して統一さ
れたアドレス形式で出力し、そのアドレスを更にアドレ
ス変換テーブルで変換しなければならない不都合が生ず
る。又一方、メモリ保鰻手段をＯ３ＩＩＣ＠らねばなら
ず、Ｏ８の負担が増大する欠点があった。
を相手側の共通パスに接続されるメモリに割当て、メモ
リアクセスする際には、各プロセッサから出力されるア
ドレスを個々のプロセラｆ側で一担アドレス変換するか
、あるいはユーザのプログラム作成時に考慮して統一さ
れたアドレス形式で出力し、そのアドレスを更にアドレ
ス変換テーブルで変換しなければならない不都合が生ず
る。又一方、メモリ保鰻手段をＯ３ＩＩＣ＠らねばなら
ず、Ｏ８の負担が増大する欠点があった。
本発明は従来の上記欠点に鎌みてなされ良ものであシ、
従って本発明の目的は、複数のプロセッサから相手側の
共通バスに接続されているメモリを使用する際に、各々
のプロセッサに対応し該複数のプロセッサの固有のネー
ムとアクセスレベルによシ選択される複数のアドレス変
換テーブルによってアドレス変換を行ない、かつメモリ
グロテクション機構を備え九相手方のメモリスペースを
各プロセッサ個々のメモリスペースとして割当て、アク
セスし、従来の上記欠点を解消できる新規なメモリ共用
装置を提供することにある。
従って本発明の目的は、複数のプロセッサから相手側の
共通バスに接続されているメモリを使用する際に、各々
のプロセッサに対応し該複数のプロセッサの固有のネー
ムとアクセスレベルによシ選択される複数のアドレス変
換テーブルによってアドレス変換を行ない、かつメモリ
グロテクション機構を備え九相手方のメモリスペースを
各プロセッサ個々のメモリスペースとして割当て、アク
セスし、従来の上記欠点を解消できる新規なメモリ共用
装置を提供することにある。
本発明の上記目的は、第１のバスに第１のグループをな
す複数のプロセッサを接続し、諌複数のプロセッサには
各々メモリが接続され、第一のバスに第一のグループを
なす複数のプロセッサと少なくとも共有メモリを接続し
、更に前記第１のバスと第一のバスを前記第１のグルー
プに含まれる１１１１ｋｏフロセツサの固有のネームと
アクセスレベルで前記第一のグループＫｔすれる前記共
有メモリのアドレスを与えるアドレス変換装置で接続す
る事を特徴とするメモリ共有装置、にょって達成される
。
す複数のプロセッサを接続し、諌複数のプロセッサには
各々メモリが接続され、第一のバスに第一のグループを
なす複数のプロセッサと少なくとも共有メモリを接続し
、更に前記第１のバスと第一のバスを前記第１のグルー
プに含まれる１１１１ｋｏフロセツサの固有のネームと
アクセスレベルで前記第一のグループＫｔすれる前記共
有メモリのアドレスを与えるアドレス変換装置で接続す
る事を特徴とするメモリ共有装置、にょって達成される
。
以下本発明をその良好な一実施例について図面を参照し
ながら詳細を説明する。
ながら詳細を説明する。
第１図は本発明に係るメモリ共有（用）装置の一実施例
を示すブロック構成図である。図において、共通パス参
〇〇には、複数のプロセラｔｌｏｏ１〜１００ｒｒが各
々のアダプタ／コク１〜／コｏｎを介して接続されてい
る。又、複数のプロセッサ１００１〜ｔｏｏ ｎＫは各
々ローカルメモリ／１０１〜／１０ｎが接続されている
。又、共通バス４１００と共通バスｓｏｏはアドレス変
換装置５ｏｏＫよって接続されている。共通バスｚｏｏ
Ｋは、亦、共有（用）メモリコ００が接続されている
。
を示すブロック構成図である。図において、共通パス参
〇〇には、複数のプロセラｔｌｏｏ１〜１００ｒｒが各
々のアダプタ／コク１〜／コｏｎを介して接続されてい
る。又、複数のプロセッサ１００１〜ｔｏｏ ｎＫは各
々ローカルメモリ／１０１〜／１０ｎが接続されている
。又、共通バス４１００と共通バスｓｏｏはアドレス変
換装置５ｏｏＫよって接続されている。共通バスｚｏｏ
Ｋは、亦、共有（用）メモリコ００が接続されている
。
第一図は本発明に係るメモリ共有装置を構成するアドレ
ス変換装置の一実施例を示すブロック構成図である。ア
ドレス変換装置、ｙｏｏは共通バス卿Ｋ１１ｌ続される
プロセッサｌ００１〜１００ｍに対応するｎ個のアドレ
ス変換テーブル３１０１〜ｊ＃ｌ）ｎと、−じ〈プロセ
ッサ１００１〜１００ｎに対応するｎ個のアクセスレベ
ルレジスタ３／ｊ１〜３ｔｓｎ、！： 制Ｎ 部ｓ２゜
と、プロセッサから出力されるデータを共通バス！００
に出力するためのゲート回路３３０とにより構成される
。
ス変換装置の一実施例を示すブロック構成図である。ア
ドレス変換装置、ｙｏｏは共通バス卿Ｋ１１ｌ続される
プロセッサｌ００１〜１００ｍに対応するｎ個のアドレ
ス変換テーブル３１０１〜ｊ＃ｌ）ｎと、−じ〈プロセ
ッサ１００１〜１００ｎに対応するｎ個のアクセスレベ
ルレジスタ３／ｊ１〜３ｔｓｎ、！： 制Ｎ 部ｓ２゜
と、プロセッサから出力されるデータを共通バス！００
に出力するためのゲート回路３３０とにより構成される
。
次に本発明に係る装置を構成する各部の機能について説
明する。
明する。
プロセッサアダプタｌコ０１〜／２０ｎは各々に接続さ
れるプロセッサ１００１〜１００ｎがメモリアクセスす
る際に、メモリアドレスとプロセッサ固有のネーム及び
アクセスレベル信号を共通バス４１００に出力するもの
である。アドレス変換装置３００は、共通バス２００に
接続されるプロセッサ１００１〜１００ｎＫ対応するア
ドレス変換テーブル３１０１〜Ｊ＃７ｎ ｆ有し、制御
部３コ０よシ選択され、それぞれのプロセッサに対応す
るアドレス変換テーブルにより、プロセッサから出力さ
れ九アドレスを変換する。
れるプロセッサ１００１〜１００ｎがメモリアクセスす
る際に、メモリアドレスとプロセッサ固有のネーム及び
アクセスレベル信号を共通バス４１００に出力するもの
である。アドレス変換装置３００は、共通バス２００に
接続されるプロセッサ１００１〜１００ｎＫ対応するア
ドレス変換テーブル３１０１〜Ｊ＃７ｎ ｆ有し、制御
部３コ０よシ選択され、それぞれのプロセッサに対応す
るアドレス変換テーブルにより、プロセッサから出力さ
れ九アドレスを変換する。
さらに１アドレス変換装置３００は共通バス１Ｉｏｏに
接続されるプロセッサ１００１−１００ｎに対応するア
クセスレベルレジスタ３１１１〜５ｔｓｎヲ有し、それ
ｂｏｖジスタにはあらかじめアクセスレベル値カ竜ツト
されている。アクセスレベルとは各プロセッサから共有
メモリＳＯＯをアクセスする際に、アクセスの可否を決
定する優先レベル値であシ、アクセスするレベル値があ
らかじめセットされているアクセスレベルレジスタ値よ
り高い場合にのみアクセスが許される。
接続されるプロセッサ１００１−１００ｎに対応するア
クセスレベルレジスタ３１１１〜５ｔｓｎヲ有し、それ
ｂｏｖジスタにはあらかじめアクセスレベル値カ竜ツト
されている。アクセスレベルとは各プロセッサから共有
メモリＳＯＯをアクセスする際に、アクセスの可否を決
定する優先レベル値であシ、アクセスするレベル値があ
らかじめセットされているアクセスレベルレジスタ値よ
り高い場合にのみアクセスが許される。
アクセスが許されない場合、すなわち、アクセスするレ
ベル値があらかじめセットされているアクセスレベルレ
ジスタ値より低い場合には、制御部３２０からメモリア
クセスを要求したプロセッサにプロテクシ曹ン信号が送
信される。
ベル値があらかじめセットされているアクセスレベルレ
ジスタ値より低い場合には、制御部３２０からメモリア
クセスを要求したプロセッサにプロテクシ曹ン信号が送
信される。
次に本発＠に係る装置の動作を第７図及び第１図を参照
しながら説明する。説明を容易にする九めに共通パス参
ＯＯＫは一台のプロセッサ１００１゜１００２が接続さ
れ、共通バス２００には共有メモリＪ００が接続されて
いるものとする。ことでプロセッサ１００１． １００
２に接続されているローカルメモ９ ｔｔｏｌ、 ｔｔ
ｏ２ツメ％ リ容量１ｄト４に＋ＫＷ、 又、共有メモ
リコｏｏ ＦｉｔｏＫＷとする。なお、アドレス変換は
／ ＫＷ＠ ＰＣ行なうものとする。又、アドレス変換
ｔ装置５ｏｏｃｏアクセスレベルレジスタ３／１１．
ＪｏｎＫはそれぞれ＠Ｊ″、＠参”が竜ツトされている
ものとして説明する。
しながら説明する。説明を容易にする九めに共通パス参
ＯＯＫは一台のプロセッサ１００１゜１００２が接続さ
れ、共通バス２００には共有メモリＪ００が接続されて
いるものとする。ことでプロセッサ１００１． １００
２に接続されているローカルメモ９ ｔｔｏｌ、 ｔｔ
ｏ２ツメ％ リ容量１ｄト４に＋ＫＷ、 又、共有メモ
リコｏｏ ＦｉｔｏＫＷとする。なお、アドレス変換は
／ ＫＷ＠ ＰＣ行なうものとする。又、アドレス変換
ｔ装置５ｏｏｃｏアクセスレベルレジスタ３／１１．
ＪｏｎＫはそれぞれ＠Ｊ″、＠参”が竜ツトされている
ものとして説明する。
今、プロ慟ツす１００１のローカルメモリ／１０１の下
位ｌＫｗを共有メモリ２００のツＫＷ目に割当て、プロ
セッサ１００２のローカルメモリ／１０２の上位コＫＷ
を共有メモリＪＯＯの７Ｖ目及びｌＫｗ目に割当て九と
しよう、つまシ、共有メ毫り２００のｔＫＷ目がプロセ
ッサ１Ｏ０１に占有され、又、共有メモリコ００のツＫ
１１ｌがプロセッサ１００１とプロセッサ１００２で共
有されている事になる。
位ｌＫｗを共有メモリ２００のツＫＷ目に割当て、プロ
セッサ１００２のローカルメモリ／１０２の上位コＫＷ
を共有メモリＪＯＯの７Ｖ目及びｌＫｗ目に割当て九と
しよう、つまシ、共有メ毫り２００のｔＫＷ目がプロセ
ッサ１Ｏ０１に占有され、又、共有メモリコ００のツＫ
１１ｌがプロセッサ１００１とプロセッサ１００２で共
有されている事になる。
第３図はこの時のアドレス変換テーブルの内容を示す、
第３図において、ＡＴ／はプロセッサ１００１に対応し
、ＡＴ−はプロセッサ１００２ Ｋ各々対応シテいる。
第３図において、ＡＴ／はプロセッサ１００１に対応し
、ＡＴ−はプロセッサ１００２ Ｋ各々対応シテいる。
更に第３図を詳細に説明すれば、アクセスｔ １ｏｏ１
がアクセスｔ １ｏｏ１のローカルメモリ／１０１の下
位ｉＫＷに含まれるアドレスをアクセスすると（ＩＮ）
、アドレス変換装置３００のプロセッサｌ００１に対応
するアドレス変換テーブル５ｉｏ１によ〕共有メモリ２
００の７藷に含まれるアドレスがアクセスされる（ＯＵ
Ｔ）事を意味する。
がアクセスｔ １ｏｏ１のローカルメモリ／１０１の下
位ｉＫＷに含まれるアドレスをアクセスすると（ＩＮ）
、アドレス変換装置３００のプロセッサｌ００１に対応
するアドレス変換テーブル５ｉｏ１によ〕共有メモリ２
００の７藷に含まれるアドレスがアクセスされる（ＯＵ
Ｔ）事を意味する。
この様な条件の基で、プロセッサ１Ｏ０１が下位ｌ罰内
のアドレスをアクセスレベル＠Ｊ″でアクセスすると、
プロセッサ１００１に接続されているプロ竜ツナアダプ
タ／コ０１からアドレスと同時にアクセス・サネーム１
００１及びアクセスレベル信号′Ｊ＃が出力される。ア
ドレス変換装置３θθの制御部Ｊコ０は、プロセッサア
ダプタ１１０１から出力されたアク竜スレベル信号ＩＩ
ＪＩ″ヒプロセッサ１００１に対応するアクセスレベル
レジスタ３／！１１の値＠Ｊ″を比較する。この場合、
アクセス″Ｗ″１００１から出力され九アクセスレベル
値がアクセスレベルレジスタ３ノ！１の値よシ大睡い九
めに、プロセッサアダプタ／１０１から出力されたプロ
セッサネームｌθθ嘗をデコードし、プロセッサ１００
１に対応するアドレス変換テーブル３１０１を選択する
。プロセッサ１００１から出力されたアドレスはアドレ
ス変換テーブル３１０１によってアドレスが変換され、
共有メモリＪＯＯの７ＫＷ内をアクセスする。なお、こ
の際に、プロセッサ１００１から出力されるデータも制
御部３コＯによ秒ゲート回路３３０を介して授受される
。
のアドレスをアクセスレベル＠Ｊ″でアクセスすると、
プロセッサ１００１に接続されているプロ竜ツナアダプ
タ／コ０１からアドレスと同時にアクセス・サネーム１
００１及びアクセスレベル信号′Ｊ＃が出力される。ア
ドレス変換装置３θθの制御部Ｊコ０は、プロセッサア
ダプタ１１０１から出力されたアク竜スレベル信号ＩＩ
ＪＩ″ヒプロセッサ１００１に対応するアクセスレベル
レジスタ３／！１１の値＠Ｊ″を比較する。この場合、
アクセス″Ｗ″１００１から出力され九アクセスレベル
値がアクセスレベルレジスタ３ノ！１の値よシ大睡い九
めに、プロセッサアダプタ／１０１から出力されたプロ
セッサネームｌθθ嘗をデコードし、プロセッサ１００
１に対応するアドレス変換テーブル３１０１を選択する
。プロセッサ１００１から出力されたアドレスはアドレ
ス変換テーブル３１０１によってアドレスが変換され、
共有メモリＪＯＯの７ＫＷ内をアクセスする。なお、こ
の際に、プロセッサ１００１から出力されるデータも制
御部３コＯによ秒ゲート回路３３０を介して授受される
。
次に、プロセッサノ００２から共有メモリー〇〇をアク
セスする例を説明する。プロセッサ１００２からローカ
ルメモリ上位コ瀾内をアクセスｔ１００１と同様にアク
セスレベル信号”でアクセスした場合を考えてみよう。
セスする例を説明する。プロセッサ１００２からローカ
ルメモリ上位コ瀾内をアクセスｔ１００１と同様にアク
セスレベル信号”でアクセスした場合を考えてみよう。
この場合、プロセッサアダプタ／コ０２からは共通バス
修００にプロセッサ１００２から出力し友アドレス、プ
ロセッサ１００２の固有のネーム１０θ２及びアクセス
レベル信号１コ“が出力される。アクセスｆ １００２
から出力されたアクセスレベル信号ｌｌＪ″はプロセッ
サ１００２に対応するアクセスレベルレジスタＪ／ｊ２
の値″４！−”と比較される。この場合、アクセスレベ
ルレジスタ３１！２の値がアクセスｆ １００２のアク
セスレベル値より大きい丸めに、プロセッサ１００２に
はアク上６ス権が与えられず、制御部Ｊコ０からプロセ
ッサ１００２にプロテクション信号が返される。
修００にプロセッサ１００２から出力し友アドレス、プ
ロセッサ１００２の固有のネーム１０θ２及びアクセス
レベル信号１コ“が出力される。アクセスｆ １００２
から出力されたアクセスレベル信号ｌｌＪ″はプロセッ
サ１００２に対応するアクセスレベルレジスタＪ／ｊ２
の値″４！−”と比較される。この場合、アクセスレベ
ルレジスタ３１！２の値がアクセスｆ １００２のアク
セスレベル値より大きい丸めに、プロセッサ１００２に
はアク上６ス権が与えられず、制御部Ｊコ０からプロセ
ッサ１００２にプロテクション信号が返される。
なお、アクセス“す１００１． １００２がアドレス変
換テーブルにアサインされていないアドレスを出力する
と、アドレス変換装置３０００制御部３２０は共通バス
２００にはアドレスを出力せずに、各プロセッサ／θ０
１ 、 １００２のローカルメモリ／１０１． ／１
０２をアクセスする。
換テーブルにアサインされていないアドレスを出力する
と、アドレス変換装置３０００制御部３２０は共通バス
２００にはアドレスを出力せずに、各プロセッサ／θ０
１ 、 １００２のローカルメモリ／１０１． ／１
０２をアクセスする。
今までの説明では、各プロセッサのローカルメモリ内の
アドレスを共有メモリとしているが、ローカルメモリを
越えるアドレスを共有メ毫す一〇〇に割当てる事は容易
に考えられる。この場合、プロセッサアダプタにローカ
ルメモリを越え次場合にのみプロセッサのアドレスとプ
ロセッサ固有のネーム、さらにアクセスレベル信号を出
力する機能をつけておけばよい。
アドレスを共有メモリとしているが、ローカルメモリを
越えるアドレスを共有メ毫す一〇〇に割当てる事は容易
に考えられる。この場合、プロセッサアダプタにローカ
ルメモリを越え次場合にのみプロセッサのアドレスとプ
ロセッサ固有のネーム、さらにアクセスレベル信号を出
力する機能をつけておけばよい。
又、共有メモリの割当てを／ＫＷ毎に行なり九が、これ
をセブメント方式により行なえばよシ効果的であろう。
をセブメント方式により行なえばよシ効果的であろう。
なお、本説明では説明を容易にするために、共通バス！
θＯＫはプロセッサを接続しなかったが、実際の計算機
複合システムでは当然その必要が生ずる。更に共通バス
４１００にも共用メモリを接続する事が考えられる。こ
の場合には、アドレス変換装置に共通バス２００から共
通バスｌ１００の方向にプロセッサの台数分のアドレス
変換テーブルを接続する。
θＯＫはプロセッサを接続しなかったが、実際の計算機
複合システムでは当然その必要が生ずる。更に共通バス
４１００にも共用メモリを接続する事が考えられる。こ
の場合には、アドレス変換装置に共通バス２００から共
通バスｌ１００の方向にプロセッサの台数分のアドレス
変換テーブルを接続する。
又、本説明ではアドレス変換テーブルのセット、リセッ
ト及びアクセスレベルレジスタのセット、リセットにつ
いては静的に行なう事としたが、１台のプロセッサが専
用にがう動的に行なえばより一層効果的である。
ト及びアクセスレベルレジスタのセット、リセットにつ
いては静的に行なう事としたが、１台のプロセッサが専
用にがう動的に行なえばより一層効果的である。
さらに、リード／ライト別にアクセスレベルを設定する
事も考えられる。
事も考えられる。
以上説明した様に、本発明は、共通バス方式計算機複合
システムを被数結合し、各プロセッサに対応するアドレ
ス変換テーブルによって相手方のパスに接続されている
メモリを使用可能とし、各プロセツナ個々の任意なメモ
リスペースを相手方メモリの任意なメモリスペースに割
当て、かつメモリに保膜機構を備えたメモリ共用装置を
提供するものであり、実用に供してきわめて有効である
。
システムを被数結合し、各プロセッサに対応するアドレ
ス変換テーブルによって相手方のパスに接続されている
メモリを使用可能とし、各プロセツナ個々の任意なメモ
リスペースを相手方メモリの任意なメモリスペースに割
当て、かつメモリに保膜機構を備えたメモリ共用装置を
提供するものであり、実用に供してきわめて有効である
。
以上本発明をその良好な一実施例について説明したが、
それは単なる例示的なものであシ、ここで説明し九夾施
例によってのみ本願発明が限定されるものでないことは
勿論である。
それは単なる例示的なものであシ、ここで説明し九夾施
例によってのみ本願発明が限定されるものでないことは
勿論である。
第１図は本発明にかかるメモリ共有装置の一実施例を示
すブロック構成図、第一図は第１図に示すメモリ共有装
置のアドレス変換装置の具体例を示すブロック構成図、
第３図はアドレス変換テーブルの一例を示す概念図であ
る。 １００１〜１００ｎ−・・プロセッサ、／１０１〜ｌ１
０ｒ１・・・ローカルメモリ、／コ０１〜／コＯｎ・・
・プルセッサアダプタ１．２００・・・共有メモリ、３
００・・・アドレス変換装置、りθ０．！９００・・・
共通バス、３１０１〜Ｊ１０ｎ・・・アドレス変換テー
ブル、ｊ／６１〜．７／ｊｎ・・・アクセスレベルレジ
スタ、３コＯ・・・制御部、３３０・・・ゲート回路。 特許出願人 日本電気株式会社 代理人 弁理士熊谷 雄太部 第１図 第２図 第３図
すブロック構成図、第一図は第１図に示すメモリ共有装
置のアドレス変換装置の具体例を示すブロック構成図、
第３図はアドレス変換テーブルの一例を示す概念図であ
る。 １００１〜１００ｎ−・・プロセッサ、／１０１〜ｌ１
０ｒ１・・・ローカルメモリ、／コ０１〜／コＯｎ・・
・プルセッサアダプタ１．２００・・・共有メモリ、３
００・・・アドレス変換装置、りθ０．！９００・・・
共通バス、３１０１〜Ｊ１０ｎ・・・アドレス変換テー
ブル、ｊ／６１〜．７／ｊｎ・・・アクセスレベルレジ
スタ、３コＯ・・・制御部、３３０・・・ゲート回路。 特許出願人 日本電気株式会社 代理人 弁理士熊谷 雄太部 第１図 第２図 第３図
Claims (1)
- 第１のバスに第１のグループをなす複数のプロセッサを
接続し、該複数のプロセッサには各★メモリが接続され
、第一のバスに第一のグループをなす複数のプロセッサ
と少なくとも共有メモリを接続し、更に前記第１のパス
と第一のパスを前記縞ｌのグループに含まれる複数のプ
ロセッサの固有のネームとアクセスレベルで前記第一の
グループに金遣れる前記共有メモリのアドレスを与える
アドレス変換装置で接続する事を特徴とするメモリ共有
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17048781A JPS5872260A (ja) | 1981-10-24 | 1981-10-24 | メモリ共有装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17048781A JPS5872260A (ja) | 1981-10-24 | 1981-10-24 | メモリ共有装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5872260A true JPS5872260A (ja) | 1983-04-30 |
Family
ID=15905859
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17048781A Pending JPS5872260A (ja) | 1981-10-24 | 1981-10-24 | メモリ共有装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5872260A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6243747A (ja) * | 1985-08-21 | 1987-02-25 | Canon Inc | デュアルポートメモリ制御装置 |
-
1981
- 1981-10-24 JP JP17048781A patent/JPS5872260A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6243747A (ja) * | 1985-08-21 | 1987-02-25 | Canon Inc | デュアルポートメモリ制御装置 |
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