JPH02217925A - マイクロプロセッサ - Google Patents
マイクロプロセッサInfo
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- JPH02217925A JPH02217925A JP1037805A JP3780589A JPH02217925A JP H02217925 A JPH02217925 A JP H02217925A JP 1037805 A JP1037805 A JP 1037805A JP 3780589 A JP3780589 A JP 3780589A JP H02217925 A JPH02217925 A JP H02217925A
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- registers
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- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/22—Microcontrol or microprogram arrangements
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- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/46—Multiprogramming arrangements
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- G06F9/5005—Allocation of resources, e.g. of the central processing unit [CPU] to service a request
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- G06F9/5016—Allocation of resources, e.g. of the central processing unit [CPU] to service a request the resources being hardware resources other than CPUs, Servers and Terminals the resource being the memory
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- G06F9/30098—Register arrangements
- G06F9/3012—Organisation of register space, e.g. banked or distributed register file
- G06F9/30123—Organisation of register space, e.g. banked or distributed register file according to context, e.g. thread buffers
- G06F9/30127—Register windows
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- G06F9/4482—Procedural
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- Physics & Mathematics (AREA)
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- General Physics & Mathematics (AREA)
- Executing Machine-Instructions (AREA)
- Devices For Executing Special Programs (AREA)
- Microcomputers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
本発明は、マイクロプロセッサに関し、特に、ＲＩ Ｓ
Ｃ（Ｒｅｄｕｃｅｄ Ｉｎ５ｔｒｕｃｔｉｏｎ Ｃ０
１ｐｕｔＯｒ ５ｅｔ）タイプのマイクロプロセッサに
関する。
Ｃ（Ｒｅｄｕｃｅｄ Ｉｎ５ｔｒｕｃｔｉｏｎ Ｃ０
１ｐｕｔＯｒ ５ｅｔ）タイプのマイクロプロセッサに
関する。
（従来の技術）
ＳＰＡＲＣアーキテクチャ−によるマイクロプロセッサ
は、例えば、刊行物ｒｌＯＭＩＰｓから１００ＭＰＳま
でを単一アーキテクチャ−でカバーするＳ Ｐ Ａ Ｒ
ＣＪ ０１１ＫＫＥＩ ＢＹＴＥ／ＭＡＲＣ）ｌ １
９８８）に示されている。ここには、レジスタウィンド
ウを用いたマイクロプロセッサに関して詳述されている
。このようなシステムで使用する、プロシージャコール
を多用するプログラムにおいては、多くのウィンドウを
使用することになる。
は、例えば、刊行物ｒｌＯＭＩＰｓから１００ＭＰＳま
でを単一アーキテクチャ−でカバーするＳ Ｐ Ａ Ｒ
ＣＪ ０１１ＫＫＥＩ ＢＹＴＥ／ＭＡＲＣ）ｌ １
９８８）に示されている。ここには、レジスタウィンド
ウを用いたマイクロプロセッサに関して詳述されている
。このようなシステムで使用する、プロシージャコール
を多用するプログラムにおいては、多くのウィンドウを
使用することになる。
従って、マイクロプロセッサチップ上のウィンドウ数が
少ないとウィンドウのオーバーフロー／アンダーフロー
トラップ処理によるオーバーヘッドが大きな問題となっ
てくる。５ＰＡＲＣアーキテクチャ−では、１つのウィ
ンドウを追加するためには、３２ビツト長のレジスタを
１６本必要とする。しかしながら、チップ上のウィンド
ウ数はハードウェア量によって制限を受けるため、現実
には多くすることはできない。ちなみに、５ＰＡＲＣで
は、ウィンドウの数は最小６個、最大３２個と規定して
いるが、１．５μｍＣ−ＭＯＳゲートアレイによるチッ
プの数は、上記刊行物では７個となっている。
少ないとウィンドウのオーバーフロー／アンダーフロー
トラップ処理によるオーバーヘッドが大きな問題となっ
てくる。５ＰＡＲＣアーキテクチャ−では、１つのウィ
ンドウを追加するためには、３２ビツト長のレジスタを
１６本必要とする。しかしながら、チップ上のウィンド
ウ数はハードウェア量によって制限を受けるため、現実
には多くすることはできない。ちなみに、５ＰＡＲＣで
は、ウィンドウの数は最小６個、最大３２個と規定して
いるが、１．５μｍＣ−ＭＯＳゲートアレイによるチッ
プの数は、上記刊行物では７個となっている。
（発明が解決しようとする課題）
従来のマイクロプロセッサは以上のように構成されてい
るので、１個のウィンドウに割り当てるレジスタ数は固
定である（以下これを固定方式と呼ぶ）。しかしながら
、個々のプロシージャコールで実際に使用するレジスタ
数は割り当て数より少ない場合も多くあり、割り当て数
が固定であるということは非常に冗長である。このため
、例えば、現在のウィンドウで未使用のレジスタを別の
ウィンドウに割り当ててウィンドウ数を増やすといった
、レジスタのａ効活用ができない。
るので、１個のウィンドウに割り当てるレジスタ数は固
定である（以下これを固定方式と呼ぶ）。しかしながら
、個々のプロシージャコールで実際に使用するレジスタ
数は割り当て数より少ない場合も多くあり、割り当て数
が固定であるということは非常に冗長である。このため
、例えば、現在のウィンドウで未使用のレジスタを別の
ウィンドウに割り当ててウィンドウ数を増やすといった
、レジスタのａ効活用ができない。
このような聞届を解決する目的で、１つのウィンドウに
割り当てるレジスタ数を可変にする方式が従来技術とし
て知られている（以下、この方式をｉｉＪ変方式と呼ぶ
）。
割り当てるレジスタ数を可変にする方式が従来技術とし
て知られている（以下、この方式をｉｉＪ変方式と呼ぶ
）。
本発明は、ＦｉＪ変方式のＬ／ジスタウイントウを含む
マイクロプロセッサの構成技術に関し、その目的の１つ
は、プロセッサの実行プログラムの内容に応じて、自動
的に１つのウィンドウに割り当てるレジスタ数を決定す
る可変方式のレジスタウィンドウの構成技術を提供し、
固定方式のレジスタウィンドウによるマイクロプロセッ
サの為に開発されたプログラムをそのまま実行できる可
変方式のレジスタウィンドウによるプロセッサの構成技
術を提供することにより、上記プログラムの内容の変更
なしに従来のプログラムの処理速度を、ウィンドウのオ
ーバープロー／アンダーフローのオーバーヘッドを低減
することにより、改善出来るようにすることにある。
マイクロプロセッサの構成技術に関し、その目的の１つ
は、プロセッサの実行プログラムの内容に応じて、自動
的に１つのウィンドウに割り当てるレジスタ数を決定す
る可変方式のレジスタウィンドウの構成技術を提供し、
固定方式のレジスタウィンドウによるマイクロプロセッ
サの為に開発されたプログラムをそのまま実行できる可
変方式のレジスタウィンドウによるプロセッサの構成技
術を提供することにより、上記プログラムの内容の変更
なしに従来のプログラムの処理速度を、ウィンドウのオ
ーバープロー／アンダーフローのオーバーヘッドを低減
することにより、改善出来るようにすることにある。
目的のもうひとつは、可変方式のレジスタウィンドウに
よるマイクロプロセッサで、その命令セットの中に、ウ
ィンドウへのレジスタ割り当て数を制御する命令を設け
たマイクロプロセッサ技術を提供し、プログラム内のプ
ロシージャの使用するレジスタ数の規模に応じて柔軟に
ウィンドウへのレジスタ割り当て数を決定できるように
し５、使い勝手が良く、かつウィンドウの使用効率を高
め、ウィンドウのオーバーフロー／アンダーフローによ
るオーバーヘッドを低減でき、コストパフォーマンスの
優れたマイクロプロセッサを提供することにある。
よるマイクロプロセッサで、その命令セットの中に、ウ
ィンドウへのレジスタ割り当て数を制御する命令を設け
たマイクロプロセッサ技術を提供し、プログラム内のプ
ロシージャの使用するレジスタ数の規模に応じて柔軟に
ウィンドウへのレジスタ割り当て数を決定できるように
し５、使い勝手が良く、かつウィンドウの使用効率を高
め、ウィンドウのオーバーフロー／アンダーフローによ
るオーバーヘッドを低減でき、コストパフォーマンスの
優れたマイクロプロセッサを提供することにある。
〔発明の構成］
（課題を解決するための手段）
本発明の第１のマイクロプロセッサは、複数個のレジス
タウィンドウを有し、前記各レジスタウイントウは複数
個のレジスタを有するマイクロプロセッサであって、 前記各レジスタは前記レジスタウィンドウのうちの複数
のものに対して割り当てられており、さらに、 プログラム上の個々のプロシージャに対して前記ｌノジ
スタウインドウのうちのいずれかを割り当てることによ
り、前記各プロシージャ上で使用されるワーキングレジ
スタを決定する第１決定手段と、 前記各レジスタウィンドウへのレジスタ割り当て数を、
前記ワーキングレジスタに対するアドレス情報に基づい
て自動的に記憶する記憶手段と、前記記憶手段中の前記
割り当て数に基づいて、前記各レジスタウィンドウが前
記レジスタのうちのどれによって構成されるかを決定す
る第２決定手段と、を備えるものとして構成される。
タウィンドウを有し、前記各レジスタウイントウは複数
個のレジスタを有するマイクロプロセッサであって、 前記各レジスタは前記レジスタウィンドウのうちの複数
のものに対して割り当てられており、さらに、 プログラム上の個々のプロシージャに対して前記ｌノジ
スタウインドウのうちのいずれかを割り当てることによ
り、前記各プロシージャ上で使用されるワーキングレジ
スタを決定する第１決定手段と、 前記各レジスタウィンドウへのレジスタ割り当て数を、
前記ワーキングレジスタに対するアドレス情報に基づい
て自動的に記憶する記憶手段と、前記記憶手段中の前記
割り当て数に基づいて、前記各レジスタウィンドウが前
記レジスタのうちのどれによって構成されるかを決定す
る第２決定手段と、を備えるものとして構成される。
本発明の第２のマイクロプロセッサは、複数個のレジス
タウィンドウを有し、前記各レジスタウィンドウは複数
個のレジスタを有し、さらにＣＰＵを有するマイクロプ
ロセッサであって、前記各レジスタは前記レジスタウィ
ンドウのうちの複数のものに対して割り当てられており
、さらに、 プログラム上の個々のプロシージャに対して前記レジス
タウィンドウのうちのいずれかを割り当てることにより
、前記各プロシージャ上で使用されるワーキングレジス
タを決定する第１決定手段と、 前記各レジスタウィンドウへのレジスタ割り当て数を、
前記ＣＰＵが実行できる命令の１つに基づいて記憶する
記憶手段と、 前記記憶手段中の前記割り当て数に基づいて、前記各レ
ジスタウィンドウが前記レジスタのうちのどれによって
構成されるかを決定する第２決定手段と、を備えるもの
として構成される。
タウィンドウを有し、前記各レジスタウィンドウは複数
個のレジスタを有し、さらにＣＰＵを有するマイクロプ
ロセッサであって、前記各レジスタは前記レジスタウィ
ンドウのうちの複数のものに対して割り当てられており
、さらに、 プログラム上の個々のプロシージャに対して前記レジス
タウィンドウのうちのいずれかを割り当てることにより
、前記各プロシージャ上で使用されるワーキングレジス
タを決定する第１決定手段と、 前記各レジスタウィンドウへのレジスタ割り当て数を、
前記ＣＰＵが実行できる命令の１つに基づいて記憶する
記憶手段と、 前記記憶手段中の前記割り当て数に基づいて、前記各レ
ジスタウィンドウが前記レジスタのうちのどれによって
構成されるかを決定する第２決定手段と、を備えるもの
として構成される。
（作 用）
各レジスタウィンドウ（モジュール）へのレジスタ割り
当て数が記憶手段に記憶されている。第２決定手段は、
その割り当て数に応じて、各モジュールがどのレジスタ
によって、即ち何個のレジスタによって構成されるかを
決定する。従って、記憶手段中の割り当て数によって、
各モジュールが何個のレジスタによって構成されるかが
変化することとなる。即ち、プログラム上の個々のプロ
シージャに応じて、そのプロシージャ上で使用されるワ
ーキングレジスタが第１決定手段で決定されると共にワ
ーキングレジスタを構成するレジスタの数が第２決定手
段で決定される。
当て数が記憶手段に記憶されている。第２決定手段は、
その割り当て数に応じて、各モジュールがどのレジスタ
によって、即ち何個のレジスタによって構成されるかを
決定する。従って、記憶手段中の割り当て数によって、
各モジュールが何個のレジスタによって構成されるかが
変化することとなる。即ち、プログラム上の個々のプロ
シージャに応じて、そのプロシージャ上で使用されるワ
ーキングレジスタが第１決定手段で決定されると共にワ
ーキングレジスタを構成するレジスタの数が第２決定手
段で決定される。
さらに、第１の発明においては、記憶手段での、各レジ
スタウィンドウへのレジスタ割り当て数の記憶は、ワー
キングレジスタに対するアドレス情報に基づいて自動的
に行われる。また、第２の発明においては、前記割り当
て数の記憶は、ＣＰＵの実行できる命令の１つに基づい
て行われる。
スタウィンドウへのレジスタ割り当て数の記憶は、ワー
キングレジスタに対するアドレス情報に基づいて自動的
に行われる。また、第２の発明においては、前記割り当
て数の記憶は、ＣＰＵの実行できる命令の１つに基づい
て行われる。
（実施例）
以下、図面を参照しながら本発明の詳細な説明する。
第１図は本発明の一実施例に係るマイクロプロセッサの
ブロック図で、特にウィンドウの１ｏｃａｌｓ、 ｏｕ
ｔｓに割り当てるレジスタ数を８本または４本とするこ
とを可能とした例を示すものである。
ブロック図で、特にウィンドウの１ｏｃａｌｓ、 ｏｕ
ｔｓに割り当てるレジスタ数を８本または４本とするこ
とを可能とした例を示すものである。
第１図において、レジスタアドレスｒｓｌ−ＡＯ〜４は
ソースレジスタ１を、レジスタアドレスｒｓ２−ＡＯ〜
４はソースレジスタ２を、レジスタアドレスｒｄ−ＡＯ
〜４はデステネーションレジスタをそれぞれ指定するも
のである。前記各アドレスのうちのＡＯ〜２はそれぞれ
Ｒ−ＦＩＬＥ１モジュール１０１、Ｒ−ＦＩＬＥＩモジ
ュール１０２、Ｒ−ＦＩ ＬＥ２モジュール１０３に与
えられる。より詳しくは、アドレスｒ ｓ １−ＡＯ〜
２は各モジュールのボー１− Ｐ、 ０− Ａ Ｏ〜６
に、アドレスｒｓ２−ＡＯ〜２はボートＰＩ−ＡＯ〜６
に、アドレスｒｄ−ＡＯ〜４はボートｐ２−ＡＯ〜６に
それぞれ与えられる。また、各アドレスＡ２は論理ブロ
ック１００に与えられる。そして、各アドレスのＡ３〜
４はそれぞれデコーダ（ＤＥＣ）１０４，１０５．１０
６に与えられる。
ソースレジスタ１を、レジスタアドレスｒｓ２−ＡＯ〜
４はソースレジスタ２を、レジスタアドレスｒｄ−ＡＯ
〜４はデステネーションレジスタをそれぞれ指定するも
のである。前記各アドレスのうちのＡＯ〜２はそれぞれ
Ｒ−ＦＩＬＥ１モジュール１０１、Ｒ−ＦＩＬＥＩモジ
ュール１０２、Ｒ−ＦＩ ＬＥ２モジュール１０３に与
えられる。より詳しくは、アドレスｒ ｓ １−ＡＯ〜
２は各モジュールのボー１− Ｐ、 ０− Ａ Ｏ〜６
に、アドレスｒｓ２−ＡＯ〜２はボートＰＩ−ＡＯ〜６
に、アドレスｒｄ−ＡＯ〜４はボートｐ２−ＡＯ〜６に
それぞれ与えられる。また、各アドレスＡ２は論理ブロ
ック１００に与えられる。そして、各アドレスのＡ３〜
４はそれぞれデコーダ（ＤＥＣ）１０４，１０５．１０
６に与えられる。
一方、ｒｓｌ−ＤＯ〜３１はソースレジスタ１の出力デ
ータであり、ｒｓ２−ＤＯ〜３１はソースレジスタ２の
出力データである。これらの「５ｌ−ＤＯ〜３１および
ｒｓ２−ＤＯ〜３１のいずれもＲ−ＦＩＬＥＩモジュー
ル１０１、Ｒ−ＦＩＬＥＩモジュール１０２、Ｒ’−Ｆ
ＩＬＥ２モジュール１０３のそれぞれのボートＰＯ−Ｄ
Ｏ〜３１、Ｐ １−ＤＯ〜３１から出力される。また、
ｒｄ−ＤＯ〜３１はデステネーションレジスタへの人力
データであり、Ｒ−ＦＩＬＥＩモジュール１０１、Ｒ−
ＦＩＬＥＩモジュール１０２およびＲ−Ｆ Ｉ ＬＥ２
モジュール１０３の各ボートＰ２−Ｄｏ〜３１に与えら
れる。
ータであり、ｒｓ２−ＤＯ〜３１はソースレジスタ２の
出力データである。これらの「５ｌ−ＤＯ〜３１および
ｒｓ２−ＤＯ〜３１のいずれもＲ−ＦＩＬＥＩモジュー
ル１０１、Ｒ−ＦＩＬＥＩモジュール１０２、Ｒ’−Ｆ
ＩＬＥ２モジュール１０３のそれぞれのボートＰＯ−Ｄ
Ｏ〜３１、Ｐ １−ＤＯ〜３１から出力される。また、
ｒｄ−ＤＯ〜３１はデステネーションレジスタへの人力
データであり、Ｒ−ＦＩＬＥＩモジュール１０１、Ｒ−
ＦＩＬＥＩモジュール１０２およびＲ−Ｆ Ｉ ＬＥ２
モジュール１０３の各ボートＰ２−Ｄｏ〜３１に与えら
れる。
なお、八〇〜４で示されるアドレスはｇｌｏｂａｌｓＳ
本と１個のウィンドウ２４本（ｉｎｓ ８本、１ｏｃａ
ｌｓｓ本、ｏｕｔｓｓ本）の計３２本のワーキングレジ
スタの指定を行なうものである。ＤＯ〜３１で示される
データはアドレスＡＯ〜４に対応するワーキングレジス
タの入出力データである。
本と１個のウィンドウ２４本（ｉｎｓ ８本、１ｏｃａ
ｌｓｓ本、ｏｕｔｓｓ本）の計３２本のワーキングレジ
スタの指定を行なうものである。ＤＯ〜３１で示される
データはアドレスＡＯ〜４に対応するワーキングレジス
タの入出力データである。
なお、プログラム上の基本演算は２つのソースレジスタ
と１つのデステネーションレジスタとの間で見かけ上１
サイクルで行なうようにされている。ワーキングレジス
タを構成するＲ−Ｆ Ｉ ＬＥ１モジュール１０１、Ｒ
−ＦＩＬＥＩモジュール１０２およびＲ−ＦｉＬＥ２モ
ジュール１０３は、データ出力ボートが２個、データ入
力ボートが１個の３ボート構成となっている。各アドレ
スおよびデータは、Ｒ−ＦＩＬＥＩモジュール１０１、
Ｒ−ＦＩＬＥＩモジュール１０２およびＲ−Ｆ Ｉ Ｌ
Ｅ２モジュールＩＯ３の各ボートに対して独立に接続さ
れている。
と１つのデステネーションレジスタとの間で見かけ上１
サイクルで行なうようにされている。ワーキングレジス
タを構成するＲ−Ｆ Ｉ ＬＥ１モジュール１０１、Ｒ
−ＦＩＬＥＩモジュール１０２およびＲ−ＦｉＬＥ２モ
ジュール１０３は、データ出力ボートが２個、データ入
力ボートが１個の３ボート構成となっている。各アドレ
スおよびデータは、Ｒ−ＦＩＬＥＩモジュール１０１、
Ｒ−ＦＩＬＥＩモジュール１０２およびＲ−Ｆ Ｉ Ｌ
Ｅ２モジュールＩＯ３の各ボートに対して独立に接続さ
れている。
Ｒ−ＦＩＬＥＩモジュール１０１は１ｎｓ１０ｕｔｓの
ワーキングレジスタを構成するレジスタファイルのモジ
ュールで、３２ビット×５６本の構成を有する。Ｒ−Ｆ
ＩＬＥＩモジュール１０２はＩｏｃａｌｓのワーキング
レジスタを構成するレジスタファイルのモジュールで、
３２ビットＸ５６本の構成を有する。また、Ｒ−ＦＩＬ
Ｅ２モジュール１０３はｇｌｏｂａｌｓのワーキングレ
ジスタを構成するレジスタファイルのモジュールで、３
２ビット×８本の構成を有する。
ワーキングレジスタを構成するレジスタファイルのモジ
ュールで、３２ビット×５６本の構成を有する。Ｒ−Ｆ
ＩＬＥＩモジュール１０２はＩｏｃａｌｓのワーキング
レジスタを構成するレジスタファイルのモジュールで、
３２ビットＸ５６本の構成を有する。また、Ｒ−ＦＩＬ
Ｅ２モジュール１０３はｇｌｏｂａｌｓのワーキングレ
ジスタを構成するレジスタファイルのモジュールで、３
２ビット×８本の構成を有する。
ちなみに、各Ｒ−ＦＸＬＥＩモジュール１０１、Ｒ−Ｆ
Ｉ ＬＥ １モジユール１０２およびＲ−ＦＩＬＥ２
モジュール１０３において、ΦはクロックＣＬＫの入力
端子、ＲＥはリードイネーブルＲＥＧＲ−ＥＮの入力端
子、ＷＥはライトイネーブルＲＥ ＧＷ−Ｅ Ｎの入力
端子、ＳＯ〜２は各ボートの選択を行なう信号の入力端
子である。
Ｉ ＬＥ １モジユール１０２およびＲ−ＦＩＬＥ２
モジュール１０３において、ΦはクロックＣＬＫの入力
端子、ＲＥはリードイネーブルＲＥＧＲ−ＥＮの入力端
子、ＷＥはライトイネーブルＲＥ ＧＷ−Ｅ Ｎの入力
端子、ＳＯ〜２は各ボートの選択を行なう信号の入力端
子である。
Ｒ−ＦＩＬＥＩモジュール１０１の内部は、第２図に示
すように、０〜１３の番地付けのなされた１４個のブロ
ックに分割されている。さらに、１つのブロックは４本
のレジスタにより構成される。そして、ボートＰＯのア
ドレスＡ３〜６（上位４ビツト）がブロックアドレスに
なり、ボートＰＯのアドレスＡＯ〜２（下位３ビツト）
がボートＰＯのアドレス八３〜６が指定するブロックを
ベースとした８本のレジスタに対するアドレスになる。
すように、０〜１３の番地付けのなされた１４個のブロ
ックに分割されている。さらに、１つのブロックは４本
のレジスタにより構成される。そして、ボートＰＯのア
ドレスＡ３〜６（上位４ビツト）がブロックアドレスに
なり、ボートＰＯのアドレスＡＯ〜２（下位３ビツト）
がボートＰＯのアドレス八３〜６が指定するブロックを
ベースとした８本のレジスタに対するアドレスになる。
ボートＰ１のアドレスＡＯ〜６、ボートＰ２のアドレス
ＡＯ〜６も上記と同様である。ウィンドウ１３が８本モ
ードであるときのレジスタファイルの割り当てブロック
は、ＩｏｃａｌｓはＲ−ＦＩＬＥＩモジュール１０２の
ブロック１３゜１２、ｏｕｔｓはＲ−ＦＩＬＥＩモジュ
ール１０１のブロック１３．１２、ＩｎｓはＲ−ＦＩＬ
ＥＩモジュール１０１のブロック０（初期状態）である
。
ＡＯ〜６も上記と同様である。ウィンドウ１３が８本モ
ードであるときのレジスタファイルの割り当てブロック
は、ＩｏｃａｌｓはＲ−ＦＩＬＥＩモジュール１０２の
ブロック１３゜１２、ｏｕｔｓはＲ−ＦＩＬＥＩモジュ
ール１０１のブロック１３．１２、ＩｎｓはＲ−ＦＩＬ
ＥＩモジュール１０１のブロック０（初期状態）である
。
また、ウィンドウ１３が４本モードであるときのレジス
タファイルの割り当てブロックはＩｏｃａｌｓはＲ−Ｆ
Ｉ ＬＥ １モジユール１０２のブロック１３、ｏｕ
ｔｓはＲ−ＦＩＬＥＩモジュール１０１のブロック１３
、ＩｎｓはＲ−ＦＩＬＥＩモジュール１０１のブロック
０（初期状態）となる。この他、ＳＯ〜２の入力信号に
よってボートＰＯ〜２がイネーブルかそうでないかを決
定する。ちなみに、ボートＰＯ〜２がイネーブルとなる
のはＳＯ〜２の入力信号が１″の時である。
タファイルの割り当てブロックはＩｏｃａｌｓはＲ−Ｆ
Ｉ ＬＥ １モジユール１０２のブロック１３、ｏｕ
ｔｓはＲ−ＦＩＬＥＩモジュール１０１のブロック１３
、ＩｎｓはＲ−ＦＩＬＥＩモジュール１０１のブロック
０（初期状態）となる。この他、ＳＯ〜２の入力信号に
よってボートＰＯ〜２がイネーブルかそうでないかを決
定する。ちなみに、ボートＰＯ〜２がイネーブルとなる
のはＳＯ〜２の入力信号が１″の時である。
また、カレントウィンドウポインタ（ＣＷＰア１０７は
現在のプロシージャが使用しているウィンドウの番号を
出力するものであり、且つインクリメント信号ＩＮＣに
基づいてインクリメント可能な５ビツトのバイナリカウ
ンタである。ちなみに、５ＰＡＲＣではカレントウイン
ドウポインタ（ＣＷＰ）はプロセッサステートレジスタ
（ＰＳＲ）の下位５ビツトを形成しているので、本実施
例ではこれに準じて５ビツトとしている。
現在のプロシージャが使用しているウィンドウの番号を
出力するものであり、且つインクリメント信号ＩＮＣに
基づいてインクリメント可能な５ビツトのバイナリカウ
ンタである。ちなみに、５ＰＡＲＣではカレントウイン
ドウポインタ（ＣＷＰ）はプロセッサステートレジスタ
（ＰＳＲ）の下位５ビツトを形成しているので、本実施
例ではこれに準じて５ビツトとしている。
このカレントウィンドウポインタ（ＣＷＰ）１０７は、
リセット信号ＲＥＳＥＴが入力されると、カウント値が
プロシージャが最初に使用するウィンドウの番号ＣＷＰ
−１３にセットされる。
リセット信号ＲＥＳＥＴが入力されると、カウント値が
プロシージャが最初に使用するウィンドウの番号ＣＷＰ
−１３にセットされる。
ちなみに、５ＰＡＲＣではウィンドウ番号の最も大きな
ものから使用していくので、本実施例はこれに準じてい
る。なお、ＣＷＰ−０の状態でディクリメント信号ＤＥ
ＣによりデクリメントするとＣＷＰ−１３に戻る。そし
て、カレントウィンドウポインタ（ＣＷＰ）１０７の出
力信号ｃｗｐ。
ものから使用していくので、本実施例はこれに準じてい
る。なお、ＣＷＰ−０の状態でディクリメント信号ＤＥ
ＣによりデクリメントするとＣＷＰ−１３に戻る。そし
て、カレントウィンドウポインタ（ＣＷＰ）１０７の出
力信号ｃｗｐ。
〜４は次に説明するレジスタ（Ｗ−ＣＣ）１０８のビッ
トを指定する。
トを指定する。
レジスタ（Ｗ−ＣＣ）１０ｇは、各ウィンドウが、８本
モードかあるいは４本モードかの情報を記憶する１４ビ
ツトのレジスタである。１４ビツトはそれぞれ１４個の
ウィンドウに対応している。
モードかあるいは４本モードかの情報を記憶する１４ビ
ツトのレジスタである。１４ビツトはそれぞれ１４個の
ウィンドウに対応している。
各ビットはＯ“が４本モードに、“１”が８本モードに
それぞれ対応している。これは、ＲＥＳＥＴが入力され
ると全ビットが０“にリセットされ、４本モードに設定
される。８本モードへの切り替えは、次のようにして自
動的に実施される。即ち、ｏｕｔｓとＩｏｃａｌｓのワ
ーキングレジスタのそれぞれの８個のアドレスの順に前
半と後半の４個に分ける。プロシージャで０１１８．
ｔｏｃａｌｓとも後半の４個しかアクセスせずに次のウ
ィンドウに移った場合は、そのウィンドウは４本モード
のままになっている。もし、ｏｕｔｓ、 １ｏｃａｌｓ
のいずれかで、前半のいずれかのレジスタをアクセスす
ると、レジスタ（Ｗ−ＣＣ）１０８の対応するビットが
“１″にセットされ、このウィンドウは８本モードとな
る、Ｉｏｃａｌｓの前半はｒ１６〜ｒ１９、後半は「２
０〜「２３、ｏｕｔｓの前半はｒ８〜ｒｌｌ、後半は「
１２〜ｒ１５である。
それぞれ対応している。これは、ＲＥＳＥＴが入力され
ると全ビットが０“にリセットされ、４本モードに設定
される。８本モードへの切り替えは、次のようにして自
動的に実施される。即ち、ｏｕｔｓとＩｏｃａｌｓのワ
ーキングレジスタのそれぞれの８個のアドレスの順に前
半と後半の４個に分ける。プロシージャで０１１８．
ｔｏｃａｌｓとも後半の４個しかアクセスせずに次のウ
ィンドウに移った場合は、そのウィンドウは４本モード
のままになっている。もし、ｏｕｔｓ、 １ｏｃａｌｓ
のいずれかで、前半のいずれかのレジスタをアクセスす
ると、レジスタ（Ｗ−ＣＣ）１０８の対応するビットが
“１″にセットされ、このウィンドウは８本モードとな
る、Ｉｏｃａｌｓの前半はｒ１６〜ｒ１９、後半は「２
０〜「２３、ｏｕｔｓの前半はｒ８〜ｒｌｌ、後半は「
１２〜ｒ１５である。
一方、許可信号ｒｇｌｃｃＷ−ＥＮは、ソースレジスタ
１のレジスタアドレスのｒｓｌ−Ａ２を、レジスタ（Ｗ
−ＣＣ）１０８のセットに使用することを許可するもの
である。また、許可信号「５２ＣＣＷ−ＥＮは、ソース
レジスタ２のレジスタアドレスのｒｓ２−Ａ２を、レジ
スタ（Ｗ−ＣＣ）１０８のセットに使用することを許可
するものである。そして、許可信号ｒｄＣＣＷ−ＥＮは
、デステネーションレジスタのレジスタアドレスのｒｄ
−Ａ２を、レジスタ（Ｗ−ＣＣ）１０８のセットに使用
することを許可するものである。これらの許可信号ｒｓ
ＩＣＣＷ−ＥＮ、ｒ ５２ＣＣＷ−ＥＮ、ｒｄＣＣＷ
−ＥＮは各アドレスＡ２が人力される論理ブロック１０
０に入力され、結果としてレジスタ（Ｗ−ＣＣ）１０８
の特定のビットを“１゛にセットするセット信号５ＥＴ
−ＣＣを出力する。ちなみに、この場合のビットの指定
は、カレントウィンドウポインタ（ＣＷＰ）１０７から
のｃｗｐｏ〜４で行なうことになる。
１のレジスタアドレスのｒｓｌ−Ａ２を、レジスタ（Ｗ
−ＣＣ）１０８のセットに使用することを許可するもの
である。また、許可信号「５２ＣＣＷ−ＥＮは、ソース
レジスタ２のレジスタアドレスのｒｓ２−Ａ２を、レジ
スタ（Ｗ−ＣＣ）１０８のセットに使用することを許可
するものである。そして、許可信号ｒｄＣＣＷ−ＥＮは
、デステネーションレジスタのレジスタアドレスのｒｄ
−Ａ２を、レジスタ（Ｗ−ＣＣ）１０８のセットに使用
することを許可するものである。これらの許可信号ｒｓ
ＩＣＣＷ−ＥＮ、ｒ ５２ＣＣＷ−ＥＮ、ｒｄＣＣＷ
−ＥＮは各アドレスＡ２が人力される論理ブロック１０
０に入力され、結果としてレジスタ（Ｗ−ＣＣ）１０８
の特定のビットを“１゛にセットするセット信号５ＥＴ
−ＣＣを出力する。ちなみに、この場合のビットの指定
は、カレントウィンドウポインタ（ＣＷＰ）１０７から
のｃｗｐｏ〜４で行なうことになる。
論理ブロック１００からのセット信号５ＥＴ−ＣＣとカ
レントウィンドウポインタ（ｃｗｐ）１０７からのｃｗ
ｐｏ〜４とによってビット指定されたレジスタ（Ｗ−Ｃ
Ｃ）１０８は、ビット出力ｃｃｎとビット出力ｃｃｎ−
１をカレントブロックポインタ（ＣＢＰ）１０９に送出
する。ちなみに、ビット出力ＣＣｎは現在のウィンドウ
に対応するレジスタ（Ｗ−ＣＣ）１０８のビット状態で
あり、ビット出力ｃｃｎ−１は前のウィンドウに対応す
るレジスタ（Ｗ−ＣＣ）１０８のビット状態である。
レントウィンドウポインタ（ｃｗｐ）１０７からのｃｗ
ｐｏ〜４とによってビット指定されたレジスタ（Ｗ−Ｃ
Ｃ）１０８は、ビット出力ｃｃｎとビット出力ｃｃｎ−
１をカレントブロックポインタ（ＣＢＰ）１０９に送出
する。ちなみに、ビット出力ＣＣｎは現在のウィンドウ
に対応するレジスタ（Ｗ−ＣＣ）１０８のビット状態で
あり、ビット出力ｃｃｎ−１は前のウィンドウに対応す
るレジスタ（Ｗ−ＣＣ）１０８のビット状態である。
カレントブロックポインタ（ＣＢＰ）１０９は現在のウ
ィンドウが実際に使用するＲ−ＦＩＬＥ１モジュール１
０１でのブロックを指定する４ビツトのバイナリカウン
タであり、 −１＃−２″ “＋１“＋２″の動作が
可能である。このカレントブロックポインタ（ＣＢ Ｐ
）１０９は、リセット信号ＲＥＳ、ＥＴが入力されると
、プロシージャが最初に使用するウィンドウに対してＲ
−ＦＩＬＥＩモジュール１０１のブロック１３を割り当
てるので、ＣＷＰ−１３となる。
ィンドウが実際に使用するＲ−ＦＩＬＥ１モジュール１
０１でのブロックを指定する４ビツトのバイナリカウン
タであり、 −１＃−２″ “＋１“＋２″の動作が
可能である。このカレントブロックポインタ（ＣＢ Ｐ
）１０９は、リセット信号ＲＥＳ、ＥＴが入力されると
、プロシージャが最初に使用するウィンドウに対してＲ
−ＦＩＬＥＩモジュール１０１のブロック１３を割り当
てるので、ＣＷＰ−１３となる。
ちなみに、ｃｗｐ−ｏの状態でディクリメント信号ＤＥ
Ｃによりディクリメントするとｃｗｐ−１３に戻る。こ
のカレントブロックポインタ（ＣＢＰ）１０９の出力ｃ
ｗｐ−ｃｂｐｏ〜３によって、ウィンドウに割り当てる
レジスタ数が制御される。なお、この出力ＣＢＰ−Ｃｂ
ＰＯ〜３はウィンドウのオーバーフロー／アンダーフロ
ーの情報を外部に知らせる機能をも存する。そして、Ｃ
ＷＰがＣＷＰ−１となって次のウィンドウに移るとき、
ビット出力ｃＣｎが“１″ならＣＢＰがＣＢＰ−２とな
り、現在のウィンドウに対して８本のレジスタ（２個の
ブロック）を割り当てる。
Ｃによりディクリメントするとｃｗｐ−１３に戻る。こ
のカレントブロックポインタ（ＣＢＰ）１０９の出力ｃ
ｗｐ−ｃｂｐｏ〜３によって、ウィンドウに割り当てる
レジスタ数が制御される。なお、この出力ＣＢＰ−Ｃｂ
ＰＯ〜３はウィンドウのオーバーフロー／アンダーフロ
ーの情報を外部に知らせる機能をも存する。そして、Ｃ
ＷＰがＣＷＰ−１となって次のウィンドウに移るとき、
ビット出力ｃＣｎが“１″ならＣＢＰがＣＢＰ−２とな
り、現在のウィンドウに対して８本のレジスタ（２個の
ブロック）を割り当てる。
一方、ビット出力ｃｃｎ−“０′ならばＣＢＰがＣＢＰ
−１となり現在のウィンドウに対して４本のレジスタ（
１個のブロック）を割り当てる。これに対して、ＣＷＰ
がＣＷＰ＋１となり前のウィンドウに戻るときはビット
出力ｃｃｎ−１が“１゜ならばＣＢＰがＣＢＰ＋２とな
り、ビット出力ｃ ｃ ｎ −１が“０“ならばＣＢＰ
がＣＢＰ＋１となる。
−１となり現在のウィンドウに対して４本のレジスタ（
１個のブロック）を割り当てる。これに対して、ＣＷＰ
がＣＷＰ＋１となり前のウィンドウに戻るときはビット
出力ｃｃｎ−１が“１゜ならばＣＢＰがＣＢＰ＋２とな
り、ビット出力ｃ ｃ ｎ −１が“０“ならばＣＢＰ
がＣＢＰ＋１となる。
サブストラクタ（ＩＮＳＡＣ）１１０，１１１゜１１２
は、レジスタアドレスがＩｎｓを指定したとき、Ｉｎｓ
１０ｕｔｓのＲ−ＦＩＬＥＩモジュール１０１へのブ
ロック指定アドレスをｏｕｔｓの値からｉｎｓの値に変
換する４ビツトのサブストラクタであり、Ｒ−ＦＩＬＥ
Ｉモジュール１０１のボートＰＯ，Ｐ１．．Ｐ２にそれ
ぞれ対応して設けられる。
は、レジスタアドレスがＩｎｓを指定したとき、Ｉｎｓ
１０ｕｔｓのＲ−ＦＩＬＥＩモジュール１０１へのブ
ロック指定アドレスをｏｕｔｓの値からｉｎｓの値に変
換する４ビツトのサブストラクタであり、Ｒ−ＦＩＬＥ
Ｉモジュール１０１のボートＰＯ，Ｐ１．．Ｐ２にそれ
ぞれ対応して設けられる。
そして、ｉｎｓが指定されてビット出力ｃｃｎ−１が１
“のときに、サブストラクタ（ＩＮＳＡＣ）１１０．１
１１，１１２からの各出力信号ＣｂＰＯ′０〜３、Ｃｂ
Ｐ１’ Ｏ〜３、ＣｂＰ２’０〜３の各位はＣＢＰ−２
となり、ビット出力ＣＣｎ−１が“Ｏ”の時にサブスト
ラクタ（ＩＮＳＡＣ；）１１０．１１１，１１２からの
出力信号ｃｂｐｏ’ ｏ〜３、ＣｂＰｌ、’０〜３、Ｃ
ｂＰ２’ ０〜３の値はＣＢＰ−１となる。一方、ｏｕ
ｔｓが指定されるとサブストラクタ（ＩＮＳＡＧ）１１
０．１１１，１１２からの出力ｃｂｐｏ’０〜３、Ｃｂ
Ｐ１’ ０〜３、ＣｂＰ２’ ０〜３の各位としてはＣ
ＢＰ−０〜３がそのままスルーして出力される。
“のときに、サブストラクタ（ＩＮＳＡＣ）１１０．１
１１，１１２からの各出力信号ＣｂＰＯ′０〜３、Ｃｂ
Ｐ１’ Ｏ〜３、ＣｂＰ２’０〜３の各位はＣＢＰ−２
となり、ビット出力ＣＣｎ−１が“Ｏ”の時にサブスト
ラクタ（ＩＮＳＡＣ；）１１０．１１１，１１２からの
出力信号ｃｂｐｏ’ ｏ〜３、ＣｂＰｌ、’０〜３、Ｃ
ｂＰ２’ ０〜３の値はＣＢＰ−１となる。一方、ｏｕ
ｔｓが指定されるとサブストラクタ（ＩＮＳＡＧ）１１
０．１１１，１１２からの出力ｃｂｐｏ’０〜３、Ｃｂ
Ｐ１’ ０〜３、ＣｂＰ２’ ０〜３の各位としてはＣ
ＢＰ−０〜３がそのままスルーして出力される。
デコーダ（ＤＥＣ）１０４，１０５．１０６はそれぞれ
レジスタアドレスｒｓｌ−ＡＯ〜４、ｒｓ２−ＡＯ〜４
、ｒｄ−ＡＯ〜４のうちの各上位２ビツトＡ３〜４によ
り、ｇｌｏｂａｌｓ 、 ｉｎｓ 。
レジスタアドレスｒｓｌ−ＡＯ〜４、ｒｓ２−ＡＯ〜４
、ｒｄ−ＡＯ〜４のうちの各上位２ビツトＡ３〜４によ
り、ｇｌｏｂａｌｓ 、 ｉｎｓ 。
１ｏｅａｌｓのうちのいずれかのレジスタアドレスにな
っているかをデコードするものである。そして、Ａ３−
“Ｏ” 、Ａ４−“０“の時には、デコーダ（ＤＥＣ）
１０４からはｇｌｏｂ−ｒｓ １が、デコーダ（ＤＥＣ
）１０５からはｇｌｏｂ−ｒｓ ２が、デコーダ（ＤＥ
Ｃ）１０６からはｇｌｏｂ−ｒｄがそれぞれ出力される
。また、Ａ３−“１”、Ａ４−“０°の時には、デコー
ダ（ＤＥＣ）１０４からはＩｎ−ｒｓ １が、デコーダ
（ＤＥＣ）１０５からはＩｎ−ｒｓ ２が、デコーダ（
ＤＥＣ）１０６からはＩｎ−ｒｄがそれぞれ出力される
。また、八３−“０”、Ａ４−“１″の時には、デコー
ダ（ＤＥＣ）１０４からはｆｏｅ−ｒｓ １が、デコー
ダ（ＤＥＣ）１０５からはｔｏｅ−ｒｓ２が、デコーダ
（ＤＥＣ）１０６からはｔｏｅ−ｒｄがそれぞれ出力さ
れる。そして、Ａ３−“１”、Ａ４−”１“の時には、
デコーダ（ＤＥＣ）１０４からはｏｕｔ−ｒｓ １が、
デコーダ（ＤＥＣ）１０５からはｏｕｔ−ｒｓ ２が、
デコーダ（ＤＥＣ）１０６からはｏｕｔ−ｒｄがそれぞ
れ出力される。これらの信号のうち１０−ｒｓ １、ｔ
ｎ−ｒｓ ２．１ｎ−ｒｄとｏｕｔ−ｒｓ １、ｒｓ２
、「ｄとは論理ブロック２００で処理され、ｌ０８ＥＬ
Ｏ〜２というＲ−ＦＩＬＥＩモジュール１０１の各ボー
トをイネーブルにする信号として送出されて、Ｒ−ＦＩ
ＬＥ１モジュール１０１の入力端子ＳＯ〜２に人力され
る。また、ｆｏｅ−ｒｓ １、ｆｏｅ−ｒ５２、ｆｏｅ
−ｒｄはＲ−ＦＩＬＥＩモジュール１０２の各ボートを
イネーブルにする信号として送出されＲ−ＦＩＬＥＩモ
ジュール１０２の入力端子ＳＯ〜２に入力される。また
、ｇｌｏｂ−ｒｓ １ 、ｇｌｏｂ−ｒｓ ２、ｇｌｏ
ｂ−ｒｄはＲ−ＦＩＬＥＩモジュール１０３の各ボート
をイネーブルにする信号として送出されＲ−ＦＩＬＥＩ
モジュール１０３の入力端子ＳＯ〜２に入力される。ち
なみに、ワーキングレジスタのアドレスは「０〜７がｇ
Ｉ ｏｂａ Ｉ ｓに、ｒ８〜１５がｏｕｔｓに、ｒ
１６〜２３がｌ０ｅａｌｓに、ｒ２４〜３１がｆｎｓに
それぞれ対応する。
っているかをデコードするものである。そして、Ａ３−
“Ｏ” 、Ａ４−“０“の時には、デコーダ（ＤＥＣ）
１０４からはｇｌｏｂ−ｒｓ １が、デコーダ（ＤＥＣ
）１０５からはｇｌｏｂ−ｒｓ ２が、デコーダ（ＤＥ
Ｃ）１０６からはｇｌｏｂ−ｒｄがそれぞれ出力される
。また、Ａ３−“１”、Ａ４−“０°の時には、デコー
ダ（ＤＥＣ）１０４からはＩｎ−ｒｓ １が、デコーダ
（ＤＥＣ）１０５からはＩｎ−ｒｓ ２が、デコーダ（
ＤＥＣ）１０６からはＩｎ−ｒｄがそれぞれ出力される
。また、八３−“０”、Ａ４−“１″の時には、デコー
ダ（ＤＥＣ）１０４からはｆｏｅ−ｒｓ １が、デコー
ダ（ＤＥＣ）１０５からはｔｏｅ−ｒｓ２が、デコーダ
（ＤＥＣ）１０６からはｔｏｅ−ｒｄがそれぞれ出力さ
れる。そして、Ａ３−“１”、Ａ４−”１“の時には、
デコーダ（ＤＥＣ）１０４からはｏｕｔ−ｒｓ １が、
デコーダ（ＤＥＣ）１０５からはｏｕｔ−ｒｓ ２が、
デコーダ（ＤＥＣ）１０６からはｏｕｔ−ｒｄがそれぞ
れ出力される。これらの信号のうち１０−ｒｓ １、ｔ
ｎ−ｒｓ ２．１ｎ−ｒｄとｏｕｔ−ｒｓ １、ｒｓ２
、「ｄとは論理ブロック２００で処理され、ｌ０８ＥＬ
Ｏ〜２というＲ−ＦＩＬＥＩモジュール１０１の各ボー
トをイネーブルにする信号として送出されて、Ｒ−ＦＩ
ＬＥ１モジュール１０１の入力端子ＳＯ〜２に人力され
る。また、ｆｏｅ−ｒｓ １、ｆｏｅ−ｒ５２、ｆｏｅ
−ｒｄはＲ−ＦＩＬＥＩモジュール１０２の各ボートを
イネーブルにする信号として送出されＲ−ＦＩＬＥＩモ
ジュール１０２の入力端子ＳＯ〜２に入力される。また
、ｇｌｏｂ−ｒｓ １ 、ｇｌｏｂ−ｒｓ ２、ｇｌｏ
ｂ−ｒｄはＲ−ＦＩＬＥＩモジュール１０３の各ボート
をイネーブルにする信号として送出されＲ−ＦＩＬＥＩ
モジュール１０３の入力端子ＳＯ〜２に入力される。ち
なみに、ワーキングレジスタのアドレスは「０〜７がｇ
Ｉ ｏｂａ Ｉ ｓに、ｒ８〜１５がｏｕｔｓに、ｒ
１６〜２３がｌ０ｅａｌｓに、ｒ２４〜３１がｆｎｓに
それぞれ対応する。
以上のような構成において、次にその動作を第３図のタ
イミングチャートに基づいて説明する。
イミングチャートに基づいて説明する。
ちなみに、第３図（Ａ）はクロックＣＬＫ、（Ｂ）はデ
ィクリメント信号ＤＥＣ，（Ｃ）はインクリメント信号
、（Ｄ）はＲ−ＦＩＬＥＩモジュール１０］、Ｒ−Ｆ
Ｉ ＬＥ １モジユール１０２およびＲ’−ＦＩＬＥ２
モジュール１０３に与えられるリードイネーブルＲＥＧ
Ｒ−ＥＮ、（Ｅ）はＲ−ＦＩＬＥＩモジュール１０１、
Ｒ−ＦＩＬＥＩモジュール１０２およびＲ−ＦＩＬＥ２
モジュール１０３に与えられるライトイネーブルＲＥ
ＧＷ−ＥＮ、（Ｆ）は各レジスタアドレスをレジスタ（
Ｗ−ＣＣ）１０８にセットすることを許可する許ｉｉ信
号ｒｓｌｃｃＷ−ＥＮ、ｒｓ２ＣＣＷ−ＥＮＳ ｒｂＣ
ＣＷ−ＥＮ、（Ｇ）はレジスタアドレスｒｓｌ−ＡＯ〜
４、（Ｈ）はレジスタアドレスｒｓ２−ＡＯ〜４、（１
）はレジスタアドレスｒｄ−ＡＯ〜４、（Ｊ）はソース
レジスタ１の出力データｒｓｌ−ＤＯ〜３１、（Ｋ）は
ソースレジスタ２の出力データｒ ｓ ２−ＤＯ〜３１
、（Ｌ）はデステネーションレジスタの出力データｒｄ
−ＤＯ〜３１、（Ｍ）はカレントウィンドウポインタ（
ＣＷＰ）１０７の出力ｃｗｐｏ〜４、（Ｎ）はレジスタ
（、Ｗ−ＣＣ）１０８のビット出力ｃ ｃ ｎ、 （
０）はレジスタ（Ｗ−ＣＣ）１０８のビット出力ｃｃｎ
−１、（Ｐ）はカレントブロックポインタ（ＣＢＰ）１
０９の出力であるＣｂＰＯ〜３、（Ｑ）はサブストラク
タ（ＩＮＳＡＧ）１１０から送出されるＣｂＰＯ′ ０
〜３、（Ｒ）はサブストラクタ（Ｉ Ｎ５ＡＣ：、）
１１１から送出されるＣｂＰ１’ ０〜３、（Ｓ）はサ
ブストラクタ（ＩＮＳＡＧ）１１２から送出されるＣｂ
Ｐ２’Ｏ〜３、（Ｔ）はデコーダ（ＤＥＣ）１０４から
出力されるｇｌｏｂ−ｒｓ １、（Ｕ）デコーダ（ＤＥ
Ｃ）１０４から出力されるＩｎ−ｒｓ １、（Ｖ）はデ
コーダ（ＤＥＣ）１０４から出力されるｆｏｅ−ｒｓ
１、（Ｗ）はデコーダ（ＤＥＣ）１０４から出力される
ｏｕｔ−ｒｓ １、（Ｘ）は論理ブロック１００から出
力されるセット信号５ＥＴ−ＣＣである。
ィクリメント信号ＤＥＣ，（Ｃ）はインクリメント信号
、（Ｄ）はＲ−ＦＩＬＥＩモジュール１０］、Ｒ−Ｆ
Ｉ ＬＥ １モジユール１０２およびＲ’−ＦＩＬＥ２
モジュール１０３に与えられるリードイネーブルＲＥＧ
Ｒ−ＥＮ、（Ｅ）はＲ−ＦＩＬＥＩモジュール１０１、
Ｒ−ＦＩＬＥＩモジュール１０２およびＲ−ＦＩＬＥ２
モジュール１０３に与えられるライトイネーブルＲＥ
ＧＷ−ＥＮ、（Ｆ）は各レジスタアドレスをレジスタ（
Ｗ−ＣＣ）１０８にセットすることを許可する許ｉｉ信
号ｒｓｌｃｃＷ−ＥＮ、ｒｓ２ＣＣＷ−ＥＮＳ ｒｂＣ
ＣＷ−ＥＮ、（Ｇ）はレジスタアドレスｒｓｌ−ＡＯ〜
４、（Ｈ）はレジスタアドレスｒｓ２−ＡＯ〜４、（１
）はレジスタアドレスｒｄ−ＡＯ〜４、（Ｊ）はソース
レジスタ１の出力データｒｓｌ−ＤＯ〜３１、（Ｋ）は
ソースレジスタ２の出力データｒ ｓ ２−ＤＯ〜３１
、（Ｌ）はデステネーションレジスタの出力データｒｄ
−ＤＯ〜３１、（Ｍ）はカレントウィンドウポインタ（
ＣＷＰ）１０７の出力ｃｗｐｏ〜４、（Ｎ）はレジスタ
（、Ｗ−ＣＣ）１０８のビット出力ｃ ｃ ｎ、 （
０）はレジスタ（Ｗ−ＣＣ）１０８のビット出力ｃｃｎ
−１、（Ｐ）はカレントブロックポインタ（ＣＢＰ）１
０９の出力であるＣｂＰＯ〜３、（Ｑ）はサブストラク
タ（ＩＮＳＡＧ）１１０から送出されるＣｂＰＯ′ ０
〜３、（Ｒ）はサブストラクタ（Ｉ Ｎ５ＡＣ：、）
１１１から送出されるＣｂＰ１’ ０〜３、（Ｓ）はサ
ブストラクタ（ＩＮＳＡＧ）１１２から送出されるＣｂ
Ｐ２’Ｏ〜３、（Ｔ）はデコーダ（ＤＥＣ）１０４から
出力されるｇｌｏｂ−ｒｓ １、（Ｕ）デコーダ（ＤＥ
Ｃ）１０４から出力されるＩｎ−ｒｓ １、（Ｖ）はデ
コーダ（ＤＥＣ）１０４から出力されるｆｏｅ−ｒｓ
１、（Ｗ）はデコーダ（ＤＥＣ）１０４から出力される
ｏｕｔ−ｒｓ １、（Ｘ）は論理ブロック１００から出
力されるセット信号５ＥＴ−ＣＣである。
第３図に示した命令のシーケンスは■でＡＤＤ。
■テＳ ＡＶ Ｅ、■でＡＤＤ、■テＳ Ａ Ｖ Ｅ
（！： ｔ ッている。■ＡＤＤでは「ｄのｒ７にｒｓ
ｌの「３１とｒｓ２のｒ１２を加算して移す。次に、■
５ＡＶＥでは次のウィンドウに移り、ＣＷＰ＠ＣＷＰ−
１とする。そして、■ＡＤＤではｒｄの「６にｒｓｌの
「１６とｒｓ２のｒ１２を加算して移す。そして、次の
■５ＡＶＥでセーブする。ちなみに、この場合（ｒ３１
）には７が、（ｒ １２）には３が、〔・ｒ１６〕には
２がそれぞれ予め入っているものとする。文献（前記刊
行物）による５ＰＡＲＣチツプでは命令を４段のバイブ
ラインで実行しているので、本実施例ではこれに準じて
４段のバイブラインとする。 次に、第４図に基づいて
バイブライン構造の概略を説明する。ここでは、ＡＤＤ
命令を例にとって各ステージでの処理を説明する。
（！： ｔ ッている。■ＡＤＤでは「ｄのｒ７にｒｓ
ｌの「３１とｒｓ２のｒ１２を加算して移す。次に、■
５ＡＶＥでは次のウィンドウに移り、ＣＷＰ＠ＣＷＰ−
１とする。そして、■ＡＤＤではｒｄの「６にｒｓｌの
「１６とｒｓ２のｒ１２を加算して移す。そして、次の
■５ＡＶＥでセーブする。ちなみに、この場合（ｒ３１
）には７が、（ｒ １２）には３が、〔・ｒ１６〕には
２がそれぞれ予め入っているものとする。文献（前記刊
行物）による５ＰＡＲＣチツプでは命令を４段のバイブ
ラインで実行しているので、本実施例ではこれに準じて
４段のバイブラインとする。 次に、第４図に基づいて
バイブライン構造の概略を説明する。ここでは、ＡＤＤ
命令を例にとって各ステージでの処理を説明する。
先ず、ＡＤＤ命令をメモリ２００から取り出し、インス
トラクションレジスタ（ＩＲ）２０２に書き込む（ステ
ップＦ）。次に、インストラクションレジスタ（ＩＲ）
２０２の中の命中をインストラクションデコーダ（ＩＤ
ＥＣ）２０４に入力してこれをデコードする。そして、
次の命令に対するアドレスを、アドレスジェネレータ（
Ａ Ｇ）２０６およびプログラムカウンタ（ＰＣ）２０
ｇにより発生する。レジスタアドレスｒｓｌ、ｒｓ２（
２つのソースレジスタのデータ）をレジスタファイル（
ＲＦ）２１０から読み出し、Ａレジスタ２１２、Ｂレジ
スタ２１４に書き込む（ステップＤ）。
トラクションレジスタ（ＩＲ）２０２に書き込む（ステ
ップＦ）。次に、インストラクションレジスタ（ＩＲ）
２０２の中の命中をインストラクションデコーダ（ＩＤ
ＥＣ）２０４に入力してこれをデコードする。そして、
次の命令に対するアドレスを、アドレスジェネレータ（
Ａ Ｇ）２０６およびプログラムカウンタ（ＰＣ）２０
ｇにより発生する。レジスタアドレスｒｓｌ、ｒｓ２（
２つのソースレジスタのデータ）をレジスタファイル（
ＲＦ）２１０から読み出し、Ａレジスタ２１２、Ｂレジ
スタ２１４に書き込む（ステップＤ）。
Ａレジスタ２１２のデータとＢレジスタ２１４のデータ
を演算ユニッｈＡＬＵ２１６で加算して、結果を結果レ
ジスタ（Ｒ）２１８に書き込む（ステップＥ）。
を演算ユニッｈＡＬＵ２１６で加算して、結果を結果レ
ジスタ（Ｒ）２１８に書き込む（ステップＥ）。
結果レジスタ（Ｒ）２１８のデータをｒｄの示すデステ
ネーションレジスタに書き込む（ステップＳ）。
ネーションレジスタに書き込む（ステップＳ）。
第３図のタイミングチャートでは上記各ステップをクロ
ックＣＬＫのｔｌ、ｔ２、ｔ３、ｔ４に対応づけて示し
ている。即ち、先ず、■のＡＤＤにおいては、ｔ２のス
テップＤでレジスタアドレスｒｓｌ−ＡＯ〜４−３１．
レジスタアドレスｒｓ２−ＡＯ−１２となりレジスタフ
ァイルからｒ３１とｒ１２のデータを読み出す。但し、
実際の読み出し動作は【２の後半で行なっているので、
データｒｓｌ−ＤＯ〜３１、データｒｓ２−ＤＯ〜３１
にデータが出力されるのはｔ２の後半となる。「３１の
データは３であるので、データ「５ｌ−ＤＯ〜３１−７
、データｒｓ２−ＤＯ〜３１−３となる。そして、ｔ３
のステップＥではｒ３１＋ｒ１２＝１０を実行し、結果
をレジスタに書き込む。ｒ３１はＩｎｓレジスタなので
、「３１の読み出しのときにはＣＢＰ−１でｃｂｐｏ’
ｏ〜３−０となる。次の、ｔ４のステップＳでは、
結果レジスタのデータをデステネーションレジスタのｒ
７に書き込む。書き込みはｔ４の前半で行なう。なお、
ｔ４の前半においては、■のＡＤＤ命令のためにソース
レジスタからの読み出しが行なわれている。
ックＣＬＫのｔｌ、ｔ２、ｔ３、ｔ４に対応づけて示し
ている。即ち、先ず、■のＡＤＤにおいては、ｔ２のス
テップＤでレジスタアドレスｒｓｌ−ＡＯ〜４−３１．
レジスタアドレスｒｓ２−ＡＯ−１２となりレジスタフ
ァイルからｒ３１とｒ１２のデータを読み出す。但し、
実際の読み出し動作は【２の後半で行なっているので、
データｒｓｌ−ＤＯ〜３１、データｒｓ２−ＤＯ〜３１
にデータが出力されるのはｔ２の後半となる。「３１の
データは３であるので、データ「５ｌ−ＤＯ〜３１−７
、データｒｓ２−ＤＯ〜３１−３となる。そして、ｔ３
のステップＥではｒ３１＋ｒ１２＝１０を実行し、結果
をレジスタに書き込む。ｒ３１はＩｎｓレジスタなので
、「３１の読み出しのときにはＣＢＰ−１でｃｂｐｏ’
ｏ〜３−０となる。次の、ｔ４のステップＳでは、
結果レジスタのデータをデステネーションレジスタのｒ
７に書き込む。書き込みはｔ４の前半で行なう。なお、
ｔ４の前半においては、■のＡＤＤ命令のためにソース
レジスタからの読み出しが行なわれている。
■の５ＡＶＥでは、ｔ４のステップＥでｃｗｐ−ＣＷＰ
−１を実行する。■の実行において、１ ｏｃａ Ｉ
ｓへのアクセスがなく且つｏｕｔｓのアクセスにおいて
もｒ８〜「１５の中で後半のｒ１２へのアクセスであっ
たので、レジスタ（Ｗ−ＣＣ）１０８のビット１３−“
０“のままであるので、つまりウィンドウ１３は４本モ
ードのままであるので、ＣＢＰ−ＣＢＰ−１を実行する
。
−１を実行する。■の実行において、１ ｏｃａ Ｉ
ｓへのアクセスがなく且つｏｕｔｓのアクセスにおいて
もｒ８〜「１５の中で後半のｒ１２へのアクセスであっ
たので、レジスタ（Ｗ−ＣＣ）１０８のビット１３−“
０“のままであるので、つまりウィンドウ１３は４本モ
ードのままであるので、ＣＢＰ−ＣＢＰ−１を実行する
。
そして、■のＡＤＤでは、ｔ４のステップＤにおいて、
ｒ１６とｒ１２のデータ２，３がデータｒｓｌ−ＤＯ〜
３１、ｒｓ２−Ｄｏ〜３１に出力される。このとき、ｒ
１６はＩｏｃａ、ｌｓの前半のレジスタなので、セット
出力５ＥＴ−ＣＣ−“１°となり、レジスタ（Ｗ−ＣＣ
）１０８のビット１２に′１２がセットされる。その結
果、ウィンドウ１２は８本モードになる。
ｒ１６とｒ１２のデータ２，３がデータｒｓｌ−ＤＯ〜
３１、ｒｓ２−Ｄｏ〜３１に出力される。このとき、ｒ
１６はＩｏｃａ、ｌｓの前半のレジスタなので、セット
出力５ＥＴ−ＣＣ−“１°となり、レジスタ（Ｗ−ＣＣ
）１０８のビット１２に′１２がセットされる。その結
果、ウィンドウ１２は８本モードになる。
次の、■の５ＡＶＥでは、ｔ４のステップＥで、ＣＷＰ
−ＣＷＰ−１を実行する。ウィンドウ１２は８本モード
になっているので、ＣＢＰ−ＣＢＰ−１を実行する。
−ＣＷＰ−１を実行する。ウィンドウ１２は８本モード
になっているので、ＣＢＰ−ＣＢＰ−１を実行する。
以上の例では、Ｉｏｃａｌｓとｏｕｔｓの割り当て数を
ブロック単位で管理しており、Ｉｏｅａｌｓと１ｎｓ１
０ｕｔｓのレジスタ数が等しく、さらにＩｏｃａｌｓと
１１１ｓ１０ｕｔｓを分離して別のモジュールにしてい
る。その結果、ウィンドウ１個当たりのコンデイション
情報が１ビツトでよく、実アドレス発生回路が簡単にな
り、実アドレスの計算も非常に高速に実行できるように
なるというメリットがある。
ブロック単位で管理しており、Ｉｏｅａｌｓと１ｎｓ１
０ｕｔｓのレジスタ数が等しく、さらにＩｏｃａｌｓと
１１１ｓ１０ｕｔｓを分離して別のモジュールにしてい
る。その結果、ウィンドウ１個当たりのコンデイション
情報が１ビツトでよく、実アドレス発生回路が簡単にな
り、実アドレスの計算も非常に高速に実行できるように
なるというメリットがある。
なお、上記実施例では８本と４本の切り替えを例示した
が、レジスタの割り当て数は８本〜０本の範囲で任意に
選ぶことができる。また、ＩｏｃａｌＳとｏｕｔｓへの
レジスタの割り当て数を異なるようにしても良い。
が、レジスタの割り当て数は８本〜０本の範囲で任意に
選ぶことができる。また、ＩｏｃａｌＳとｏｕｔｓへの
レジスタの割り当て数を異なるようにしても良い。
ちなみに、ウィンドウに対するレジスタ数を可変とすれ
ば、レジスタ（Ｗ−ＣＣ）１０８としては１４ビツトレ
ジスタが、カレントブロックポインタ（ＣＢＰ）１０９
としては４ビツトカウンタが、およびサブストラクタ（
ＩＮＳＡＧ）１１０゜１１１．１１２としては４ビット
フルアダー×３−１２ビツトフルアダーの機能回路がそ
れぞれ必要となる。これに対し、ウィンドウをｎ個追加
するのに必要な回路は、３２ビツト長レジスタ×１６×
ｎであるので、第１図の構成のほうがコストパーフォー
マンスが非常に優れていることがわかる。
ば、レジスタ（Ｗ−ＣＣ）１０８としては１４ビツトレ
ジスタが、カレントブロックポインタ（ＣＢＰ）１０９
としては４ビツトカウンタが、およびサブストラクタ（
ＩＮＳＡＧ）１１０゜１１１．１１２としては４ビット
フルアダー×３−１２ビツトフルアダーの機能回路がそ
れぞれ必要となる。これに対し、ウィンドウをｎ個追加
するのに必要な回路は、３２ビツト長レジスタ×１６×
ｎであるので、第１図の構成のほうがコストパーフォー
マンスが非常に優れていることがわかる。
また、上記実施例ではハードウェアで８本／４本の切り
替えを行なっているが、プロセッサ自身が切り替え命令
を持つようにして、その命令を用いてソフトウェア上で
切り替えを行なうようにしても良いことはもちろんであ
る。
替えを行なっているが、プロセッサ自身が切り替え命令
を持つようにして、その命令を用いてソフトウェア上で
切り替えを行なうようにしても良いことはもちろんであ
る。
この場合、第１図に示すＷ−ＣＣレジスタのような機能
をはたすレジスタの内容を、所定の値に書き変える命令
を、プロセッサの命令セットに設ければ良い。
をはたすレジスタの内容を、所定の値に書き変える命令
を、プロセッサの命令セットに設ければ良い。
本発明によれば、複数のワーキングレジスタを有するシ
ステムにおいて、ウィンドウ（モジュール）に割り当て
るレジスタ数を変化することができるため、システムの
冗長性が無くなり、ハードウェア資源を無駄無く有効に
利用することが可能となり、コストパーフォーマンスの
優れた、レジスタウィンドウ方式によるマイクロプロセ
ッサを得ることができるという可変方式の特長に加え、
さらに、本発明の第１の発明によれば、レジスタウィン
ドウのレジスタの割り当て数の記憶を、ワーキングレジ
スタに対するアドレス情報に基づいて自動的に行うよう
にしたので、固定方式の既存のプログラムをそのまま実
行でき、かつウィンドウのオーバーフロー／アンダーフ
ローによるオーバーヘッドを低減することの可能なマイ
クロプロセッサを得ることができる。
ステムにおいて、ウィンドウ（モジュール）に割り当て
るレジスタ数を変化することができるため、システムの
冗長性が無くなり、ハードウェア資源を無駄無く有効に
利用することが可能となり、コストパーフォーマンスの
優れた、レジスタウィンドウ方式によるマイクロプロセ
ッサを得ることができるという可変方式の特長に加え、
さらに、本発明の第１の発明によれば、レジスタウィン
ドウのレジスタの割り当て数の記憶を、ワーキングレジ
スタに対するアドレス情報に基づいて自動的に行うよう
にしたので、固定方式の既存のプログラムをそのまま実
行でき、かつウィンドウのオーバーフロー／アンダーフ
ローによるオーバーヘッドを低減することの可能なマイ
クロプロセッサを得ることができる。
また、本発明の第２の発明によれば、前記割り当て数の
記憶を、ＣＰＵが実行できる命令の１つに基づいて行う
ようにしたので、プログラム内のプロシージャの使用す
るレジスタの規模に応じて割り当て数の変更等をソフト
ウェアによって実現でき、従来技術による可変方式のプ
ロセッサよりもさらにレジスタの使用効率を高めること
ができ、より使い勝手が良く、よりコストパフォーマン
スの高い可変方式のウィンドウによるマイクロプロセッ
サを提供することができる。
記憶を、ＣＰＵが実行できる命令の１つに基づいて行う
ようにしたので、プログラム内のプロシージャの使用す
るレジスタの規模に応じて割り当て数の変更等をソフト
ウェアによって実現でき、従来技術による可変方式のプ
ロセッサよりもさらにレジスタの使用効率を高めること
ができ、より使い勝手が良く、よりコストパフォーマン
スの高い可変方式のウィンドウによるマイクロプロセッ
サを提供することができる。
セッサのブロック図、第２図は第１図のＲ−ＦＩＬＥＩ
モジュール１０１の詳細例を示す説明図、第３図は第１
図の装置の動作を説明するタイミングチャート、第４図
はバイブライン構造の概略説明図である。
モジュール１０１の詳細例を示す説明図、第３図は第１
図の装置の動作を説明するタイミングチャート、第４図
はバイブライン構造の概略説明図である。
１０１・・・Ｒ−ＦＩＬＥＩモジュール、１０２・・・
Ｒ−ＦＩＬＥＩモジュール、１０３・・・Ｒ−Ｆ Ｉ
ＬＥ２モジュール、１０４．１０５，１０６・・・デコ
ーダ（ＤＥＣ）、１０７・・・カレントウィンドウポイ
ンタ（ＣＷＰ）、１０８・・・レジスタ（Ｗ−ＣＣ）、 １０９・・・カレントブロックポインタ（ＣＢ Ｐ）、
１１０．１１１，１１２・・・サブストラクタ（ＩＮＳ
ＡＧ）。
Ｒ−ＦＩＬＥＩモジュール、１０３・・・Ｒ−Ｆ Ｉ
ＬＥ２モジュール、１０４．１０５，１０６・・・デコ
ーダ（ＤＥＣ）、１０７・・・カレントウィンドウポイ
ンタ（ＣＷＰ）、１０８・・・レジスタ（Ｗ−ＣＣ）、 １０９・・・カレントブロックポインタ（ＣＢ Ｐ）、
１１０．１１１，１１２・・・サブストラクタ（ＩＮＳ
ＡＧ）。
Claims (1)
- 【特許請求の範囲】 １、複数個のレジスタウィンドウを有し、前記各レジス
タウィンドウは複数個のレジスタを有するマイクロプロ
セッサであって、 前記各レジスタは前記レジスタウィンドウのうちの複数
のものに対して割り当てられており、さらに、 プログラム上の個々のプロシージャに対して前記レジス
タウィンドウのうちのいずれかを割り当てることにより
、前記各プロシージャ上で使用されるワーキングレジス
タを決定する第１決定手段と、 前記各レジスタウィンドウへのレジスタ割り当て数を、
前記ワーキングレジスタに対するアドレス情報に基づい
て自動的に記憶する記憶手段と、前記記憶手段中の前記
割り当て数に基づいて、前記各レジスタウィンドウが前
記レジスタのうちのどれによって構成されるかを決定す
る第２決定手段と、を備えることを特徴とするマイクロ
プロセッサ。 ２、複数個のレジスタウィンドウを有し、前記各レジス
タウィンドウは複数個のレジスタを有し、さらにＣＰＵ
を有するマイクロプロセッサであって、 前記各レジスタは前記レジスタウィンドウのうちの複数
のものに対して割り当てられており、さらに、 プログラム上の個々のプロシージャに対して前記レジス
タウィンドウのうちのいずれかを割り当てることにより
、前記各プロシージャ上で使用されるワーキングレジス
タを決定する第１決定手段と、 前記各レジスタウィンドウへのレジスタ割り当て数を、
前記ＣＰＵが実行できる命令の１つに基づいて記憶する
記憶手段と、 前記記憶手段中の前記割り当て数に基づいて、前記各レ
ジスタウィンドウが前記レジスタのうちのどれによって
構成されるかを決定する第２決定手段と、を備えること
を特徴とするマイクロプロセッサ。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1037805A JPH0630063B2 (ja) | 1989-02-17 | 1989-02-17 | マイクロプロセッサ |
| DE69028224T DE69028224T2 (de) | 1989-02-17 | 1990-02-16 | Mikroprozessor |
| EP90103037A EP0383342B1 (en) | 1989-02-17 | 1990-02-16 | Microprocessor |
| KR1019900001965A KR920006789B1 (ko) | 1989-02-17 | 1990-02-17 | 마이크로프로세서 |
| US08/287,428 US5642523A (en) | 1989-02-17 | 1994-08-09 | Microprocessor with variable size register windowing |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1037805A JPH0630063B2 (ja) | 1989-02-17 | 1989-02-17 | マイクロプロセッサ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02217925A true JPH02217925A (ja) | 1990-08-30 |
| JPH0630063B2 JPH0630063B2 (ja) | 1994-04-20 |
Family
ID=12507729
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1037805A Expired - Fee Related JPH0630063B2 (ja) | 1989-02-17 | 1989-02-17 | マイクロプロセッサ |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5642523A (ja) |
| EP (1) | EP0383342B1 (ja) |
| JP (1) | JPH0630063B2 (ja) |
| KR (1) | KR920006789B1 (ja) |
| DE (1) | DE69028224T2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100325175B1 (ko) * | 1991-07-08 | 2002-02-25 | 고성능 알아이에스씨 마이크로프로세서 구조 | |
| JP2006039874A (ja) * | 2004-07-26 | 2006-02-09 | Fujitsu Ltd | 情報処理装置 |
| US8161467B2 (en) | 2001-05-29 | 2012-04-17 | International Business Machines Corporation | Compiling method and storage medium therefor |
Families Citing this family (6)
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|---|---|---|---|---|
| JPH07114498A (ja) * | 1993-10-15 | 1995-05-02 | Toshiba Corp | マイクロプロセッサ |
| ES2340370T3 (es) * | 1998-10-10 | 2010-06-02 | International Business Machines Corporation | Conversion de codigo de programa con traduccion reducida. |
| JP2000353092A (ja) * | 1999-06-09 | 2000-12-19 | Nec Corp | 情報処理装置及びそのレジスタファイル切替方法 |
| US6553487B1 (en) * | 2000-01-07 | 2003-04-22 | Motorola, Inc. | Device and method for performing high-speed low overhead context switch |
| WO2003065165A2 (en) * | 2002-01-31 | 2003-08-07 | Arc International | Configurable data processor with multi-length instruction set architecture |
| US7127592B2 (en) * | 2003-01-08 | 2006-10-24 | Sun Microsystems, Inc. | Method and apparatus for dynamically allocating registers in a windowed architecture |
Citations (1)
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| US5021947A (en) * | 1986-03-31 | 1991-06-04 | Hughes Aircraft Company | Data-flow multiprocessor architecture with three dimensional multistage interconnection network for efficient signal and data processing |
| JP2545789B2 (ja) * | 1986-04-14 | 1996-10-23 | 株式会社日立製作所 | 情報処理装置 |
| US5083263A (en) * | 1988-07-28 | 1992-01-21 | Sun Microsystems, Inc. | BISC with interconnected register ring and selectively operating portion of the ring as a conventional computer |
-
1989
- 1989-02-17 JP JP1037805A patent/JPH0630063B2/ja not_active Expired - Fee Related
-
1990
- 1990-02-16 DE DE69028224T patent/DE69028224T2/de not_active Expired - Fee Related
- 1990-02-16 EP EP90103037A patent/EP0383342B1/en not_active Expired - Lifetime
- 1990-02-17 KR KR1019900001965A patent/KR920006789B1/ko not_active Expired
-
1994
- 1994-08-09 US US08/287,428 patent/US5642523A/en not_active Expired - Fee Related
Patent Citations (1)
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| JPH0217541A (ja) * | 1988-07-06 | 1990-01-22 | Hitachi Ltd | スタツク方式マイクロコンピュータ |
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| US8161467B2 (en) | 2001-05-29 | 2012-04-17 | International Business Machines Corporation | Compiling method and storage medium therefor |
| US8671399B2 (en) | 2001-05-29 | 2014-03-11 | International Business Machines Corporation | Systems and methods for efficiently using stack registers and storage medium therefor |
| JP2006039874A (ja) * | 2004-07-26 | 2006-02-09 | Fujitsu Ltd | 情報処理装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0383342A2 (en) | 1990-08-22 |
| DE69028224T2 (de) | 1997-02-06 |
| EP0383342B1 (en) | 1996-08-28 |
| US5642523A (en) | 1997-06-24 |
| JPH0630063B2 (ja) | 1994-04-20 |
| KR900013390A (ko) | 1990-09-05 |
| KR920006789B1 (ko) | 1992-08-17 |
| EP0383342A3 (en) | 1992-10-07 |
| DE69028224D1 (de) | 1996-10-02 |
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| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |