JPS6394348A - プリフイクス領域アクセス回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 仮想記憶モードと実記憶モードで動作し、システムスト
レージの途中から実アドレスでアクセスされるメインス
トレージが始まるマルチプロセッサ化した計算機システ
ムで、仮想記憶モードで動作中に、論理アドレスと実ア
ドレスが等しいプリフィクス領域をアクセスする時、他
のプロセッサのプリフィクス領域を意識しないで済むプ
リフィクス領域アクセス回路を提供する。

〔産業上の利用分野〕

本発明は実記憶モードと仮想記憶モードで動作するマル
チプロセッサ化された計算機システムに係り、特にシス
テムストレージの途中からメインストレージが始まり、
このメインストレージにプリフィクス領域をプロセッサ
の数だけ設けた時のプリフィクス領域アクセス回路に関
する。

近年、テクノロジーの急速な進歩により、集積回路の高
密度化、低価格化が可能となり、比較的小規模な計算機
システムでも、マルチプロセッサ化が可能となった。

一方仮想記憶モードを持つことにより、大きなアドレス
空間をプログラムで使用することが出来るため、実記憶
モードと仮想記憶モードで動作可能とすることが要望さ
れている。

ところで、仮想記憶モードで動作する場合、通常論理ア
ドレスを実アドレスに変換するため、公知の通りハード
ウェアとしてＴＬＢと呼ばれるアドレス変換テーブルが
使用され、動的アドレス変換が行われるが、各プロセッ
サ毎に特定の情報を格納するプリフィクス領域は、論理
アドレスと実アドレスとが一致している。

従って、プリフィクス領域をアクセスする際は動的アド
レス変換が行われない。しかし、マルチプロセッサ化し
た場合、複数のプロセ・ノサが同一のプリフィクス領域
を使用することは出来ないため、一つのプロセッサ以外
のプロセッサは、論理アドレスでプリフィクス領域をア
クセスする何らかの回路が必要である。

〔従来の技術〕

第３図は従来のアドレス変換回路の一例を示すブロック
図で、第４図は第３図の動作を説明する図である。

プロセッサ１には第４図に示す如く、システムストレー
ジ５の途中からメインストレージ６が始まる場合、その
境界を示す先頭アドレスＭＳＳＡが記憶されている。プ
リフィクス領域７はこのＭＳＳＡに続いてメインストレ
ージ６内に設けられる。

システムストレージ５をこのように分割して使用する場
合、システムストレージ５の始めの領域は、システム制
御情報の格納やＴＬＢ等に利用される。

プロセッサ１は仮想記憶モードで動作する場合、第４図
（ａ）に示す如く、論理アドレス■がプリフィクス領域
７に対するアドレスであるか否かを調べ、プリフィクス
領域７に対するもので無ければ、論理アドレス■を加算
回路２とＴＬＢ３に送出し、ＴＬＢ３により動的アドレ
ス変換■を行わせ、論理アドレス■を実アドレスに変換
させる。そして、マルチプレクサ４に切替え信号を送出
して、ＴＬＢ３の出力を実アドレスとして送出する。

論理アドレス■がプリフィクス領域７のアドレスである
場合、マイクロプロセッサ１はＭＳＳＡを加算回路２に
送出し、論理アドレス■とＭＳＳＡとを加算させ、マル
チプレクサ４に切替え信号を送出して、加算回路２の出
力を実アドレスとして送出する。

プロセッサ１は実記憶モードで動作する場合、第４図（
ｂｌに示す如く、論理アドレス■は実アドレスと同一で
あるため、ＭＳＳＡを加算回路２に送出し、論理アドレ
ス■と加算させ、マルチプレクサ４に切替え信号を送出
して、加算回路２の出力を実アドレスとして送出する。

〔発明が解決しようとする問題点〕

従来はプロセッサが一つであるため、メインストレージ
に設けるプリフィクス領域は一つであるが、複数のプロ
セッサが一つのシステムストレージを共用する場合には
、メインストレージに複数のプリフィクス領域を設ける
必要がある。

しかし、第３図に示す回路では、各プロセッサはメイン
ストレージの同一領域をアクセスするため、複数のプリ
フィクス領域を区別してアクセスすることが出来ないと
いう問題がある。

〔問題点を解決するための手段〕

第１図は本発明の一実施例を示す回路のブロック図であ
る。

第１図は第３図にマルチプレクサ８を追加し、プロセッ
サ１がプリフィクス領域をアクセスする時に、予め各プ
ロセッサ毎に割当てられたメインストレージ上のプリフ
ィクス領域の先頭アドレスを、マルチプレクサ８を経て
加算回路２に送出して、加算回路２で論理アドレスに加
算させる構成とする。

〔作用〕

上記構成とすることにより、プロセッサ１が送出するプ
リフィクス領域の先頭アドレスに、論理アドレスを加算
した実アドレスが送出されるため、メインストレージに
設けた各プロセッサ毎のプリフィクス領域をアクセスす
ることが出来る。

〔実施例〕

第２図は第１図の動作を説明する図である。

第１図において、複数のプロセッサ１「以後プロセッサ
（１），（２１，（ｎ）で区別する」には、第２図に示
す如きプロセッサ（１）用の論理アドレス又はプロセッ
サ（２）用の論理アドレス又はプロセッサ（ｎ）用の論
理アドレスが別々に生成される。

そして、プロセッサ＋１）用論理アドレスが生成される
プロセッサ＋１）にはプリフィクス領域７が、プロセッ
サ（２）用論理アドレスが生成されるプロセッサ（２）
にはプリフィクス領域９が、プロセッサ（ｎｌ用論理ア
ドレスが生成されるプロセッサ（ｎ）にはプリフィクス
領域１０が割当てられる。

各プロセッサ（１）（２）　（ｎ）は仮想記憶モードで
動作する場合、夫々プロセッサ（１）又は（２）又は（
ｎｌ用論理アドレスがプリフィクス領域７に対するアド
レスであるか否かを調べ、プリフィクス領域７に対する
アドレスで無ければ、論理アドレスを加算回路２とＴＬ
Ｂ３に送出し、ＴＬＢ３により動的アドレス変換を行わ
せ、論理アドレスを実アドレスに変換させる。

そして、マルチプレクサ４に切替え信号を送出して、Ｔ
ＬＢ３の出力を実アドレスとして送出する。

プロセッサ（１）内で生成される論理アドレスがプリフ
ィクス領域７に対するアドレスである場合、プロセッサ
＋１）はマルチプレクサ８に切替え信号を送出し、ＰＲ
ＥＦＸアドレスを加算回路２に送出する。この時のＰＲ
ＥＦＸアドレスはＭＳＳＡであっても良い。

加算回路２はＰＲＥＦＸアドレスと論理アドレスを加算
してマルチプレクサ４に送出する。プロセッサ（１）は
マルチプレクサ４を切替えて加算回路２の出力を実アド
レスとして送出する。従って、プロセッサ（１）はプリ
フィクス領域７をアクセスすることが出来る。

プロセッサ（２）内で生成される論理アドレスがプリフ
ィクス領域７に対するアドレスである場合、上記と同様
にプロセッサ（２）はＰＲＥＦＸアドレスとして、前記
の如く、予め割当てられたプリフィクス領域９の先頭ア
ドレスを、マルチプレクサ８を経て加算回路２に送出し
、論理アドレスと加算させる。従って、マルチプレクサ
４はプリフィクス領域９をアクセスする実アドレスを送
出する。

プロセッサｆｎｌ内で生成される論理アドレスがプリフ
ィクス領域７に対するアドレスである場合、上記と同様
にプロセッサ（ｎｌはＰＲＥＦＸアドレスとして、予め
割当てられたプリフィクス領域１０の先頭アドレスを、
マルチプレクサ８を経て加算回路２に送出し、論理アド
レスと加算させる。従って、マルチプレクサ４はプリフ
ィクス領域１０をアクセスする実アドレスを送出する。

プロセッサ１は実記憶モードで動作する場合、マルチプ
レクサ８を切替えて、ＭＳＳＡを加算回路２に送出させ
、論理アドレスと加算させ、マルチプレクサ４を切替え
て、加算回路２の出力を実アドレスとして送出する。こ
れはプロセッサ（１）。

（２）、　−、（ｎ）に共通である。

〔発明の効果〕

以上説明した如く、本発明はマルチプロセッサ化した計
算機システムにおいて、一つのメインストレージに各プ
ロセッサ毎に設けたプリフィクス領域を、必要とするプ
ロセッサが夫々アクセス出来るようにした。

【図面の簡単な説明】

第１図は本発明の一実施例を示す回路のプロック図、 第２図は第１図の動作を説明する図、 第３図は従来のアドレス変換回路の一例を示すブロック
図、 第４図は第３図の動作を説明する図である。 図において、 １はプロセッサ、　　　２は加算回路、３はＴＬＢ、　
　　　　４．８はマルチプレクサ、５はシステムストレ
ージ、 ６はメインストレージ、 ？、９．１０はプリフィクス領域である。 本発明Ｑ−寅施伯１Σね回路ｎプロ・・Ｊ’）図第　１
　図 第　１　印りｆ）申カイγΣ言１ｅ月　すうＢ１邦２図

Claims (1)

1. 【特許請求の範囲】 システムストレージの途中から実アドレスによりアクセ
   スされるメインストレージが始まり、このメインストレ
   ージに論理アドレスと実アドレスとが等しいプリフィク
   ス領域を複数備え、実記憶モードと仮想記憶モードで動
   作する複数のプロセッサにより制御される計算機システ
   ムであって、プロセッサ（１）が送出するプリフィクス
   領域の先頭アドレスと、システムストレージとメインス
   トレージの境界を示すアドレスとを切替えるマルチプレ
   クサ（８）を設け、 各プロセッサが仮想記憶モードで動作中に、プリフィク
   ス領域を指示するアドレスを検出した場合、該マルチプ
   レクサ（８）を切替えて、各プロセッサ毎に予め割当て
   られた夫々のプリフィクス領域の先頭アドレスに、論理
   アドレスを加算させ、プリフィクス領域を指示するアド
   レスでは無い場合、該マルチプレクサ（８）を切替えて
   、システムストレージとメインストレージの境界を示す
   アドレスに、論理アドレスを加算させることを特徴とす
   るプリフィクス領域アクセス回路。