JPS5874071A - 半導体装置 - Google Patents

半導体装置

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Publication number
JPS5874071A
JPS5874071A JP57176145A JP17614582A JPS5874071A JP S5874071 A JPS5874071 A JP S5874071A JP 57176145 A JP57176145 A JP 57176145A JP 17614582 A JP17614582 A JP 17614582A JP S5874071 A JPS5874071 A JP S5874071A
Authority
JP
Japan
Prior art keywords
memory cell
type
electrons
substrate
semiconductor equipment
Prior art date
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Pending
Application number
JP57176145A
Other languages
English (en)
Inventor
Osamu Minato
湊　修
Seiji Kubo
征治 久保
Toshiaki Masuhara
増原　利明
Masanori Kaneko
正紀 金子
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
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Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
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Publication of JPS5874071A publication Critical patent/JPS5874071A/ja
Pending legal-status Critical Current

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Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells

Landscapes

  • Semiconductor Memories (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 従来より、ダイナミ、り形のランダム・アクセス・メモ
リなどのメモリＩＣは、第１図に示す構成より成ってい
た。同図において、１はｐ形の８ｉ基板であ抄、２，３
，４．５なるｎ形層と６．８なる転送ゲー）、１０．１
１なる電荷蓄積ゲートから構成される電荷蓄積容量によ
り％２，３１６−１Ｏで１ビット分、４，５，８．１１
で１ピ、ト分の、いわゆる１トランジスタ形ダイナミツ
ク・メモリ・セルを構成している。７．９はデータ線、
１２．１３はワード線として用いられる。
本構成で、メモリＩＣ、ＬａＩを構成し、ノぐツケージ
に封じ込めた場合、最も問題となる点は、パッケージ材
料中の不純物より発生するα線粒子がメモリＩＣ、Ｌ８
Ｉチップの表面に照射され、メモリ・セルに蓄えられた
情報を反転させてランダムな、工、ラーを発生させるこ
とである（Ｔ・・・ＣｌＭａｙ　ａｎｄ　Ｍ、Ｈ，Ｗｏ
ｏｄｓ　；　”人Ｎｅｗ　ＰｈｙｓｉｃｏｌＭｅｃｈａ
ｎｉｓｍ　ｆｏｒ　５ｏｆｔ　Ｂｒｒｏｒｓ　ｉｎ　Ｄ
ｙｎａｍｉｃＭｅｍｏｒｉｅｓ　’　Ｒｅ１ａｂｉｌｉ
ｔｙ　Ｐｈｙｓｉｃｓ　８ｙｍｐｏｓｉｕｍ。
’７Ｂ、　Ａｐｐｒｉｌ　）。このα線粒子はそのエネ
ルギーによりては、Ｓｉ表面から２０〜１００μｍ程度
の深さに達し、ある広がりをもって深さ方向にほぼ均一
に電子とホールのペアを作る。ホールは基板に引っばら
れるが、電子は、例えば、“１”（電子のない状ｌ１ｌ
）なるメモリ・セルの蓄積容量に引っばられてそのメモ
リ・セルを”０”（電子のある状態）の状態に反転させ
てします。上記、メモリ・セルの情報が反転するのは、
メモリ・セルの蓄積容量に蓄えられる電荷量とα線粒子
の照射によって作られる電子が蓄積容量に集められる量
に関係しており、上記電子の量が蓄積電荷量より少なけ
れば、メモリ・セルに蓄えられ九情報の反転は生じな−
。
本発明の目的は、上記従来例の欠点を克服して、高信頼
性を有する半導体装置を提供することにある。
第２図は、本発明の第１の実施例を示すものである。同
図において、３０はｎ形のＳｉ基板、２０はｐ形のウェ
ルである。本発明によれば、２０なるｐ形つェルの厚さ
は高々４〜５μｍと薄く、α線粒子が照射されても該ウ
ェル、内で作られる電子とホールのペアの数は従来例に
比べ非常に小さいものとなる。単純なモデルによる計算
によれば、本考案による構造の場合、蓄積容量に集めら
れる電子の数は、従来構造の１／１０以下と大幅な減少
を示した。よって、従来、問題となったランダムなメモ
リ情報の反転は、本構造では起こらず、高い信頼性を有
する半導体装置を提供することがべ でき６・　　　　　　　　ｌｌ１ｌ’ｌ’ｌ’１ｌｌｌ
ｌｌｌＩｌｌ１１１．ｆ実施例では、メモリ・セル部の
みを、ｐ形つェルで囲って本発明の詳細な説明したが、
周辺回路部を含むチップ全表面にｐ形つェルを用いても
よく、また、周辺回路部とメモリ・セル部を別々のｐ形
つェルで囲っても、本発明の効果は発揮できる。
通常、２０は接地電位ＶＳＳ又はそれより低い電圧ｖＢ
ＩＩに固定され、３０はＶＳｇ又はそれより高い電圧で
電源電圧ＶＤＤレベルの電圧に固定される。
一方メモリ・セルに蓄えられた情報をより長時間、保持
させるには、３０をメモリ・セルの蓄積電圧、例エバＶ
ｎｏ−Ｖｔｈ　（Ｖｔｂ　：　ＭＯＳ　）　５ンシｘｆ
ｉｔＤシきい電圧）と同じ電圧に固定すれば２０と４間
のリーク電流が減少し効果大である。
また、２０も、Ｖｓｓ　＋　０．５　Ｖ程度に固定する
と２０が形成されるＳｔ表面が完全に蓄積化（アキ−シ
ュレート）されてリーク電流ガ減少するという大きな効
果がある。
【図面の簡単な説明】
第１図は従来のメモリＩＣを示す断面図、第２一 図は本発明の実施例のメモＩＪＩｃを示す断面図である
。 ２．３，４．５・・・ｎ＋形拡散層、２０・・・ｐ形波
散層ウェル、３０・・・ｎ形８ｉ基板。 代理人弁理士　薄　１）利　幸 ｙＡｒ　　図 り 循　２　目

Claims (1)

    【特許請求の範囲】
  1. １、−導電形の半導体基板の表面領域に設けられた基板
    と反対導電形のウェル領域と、該ウェル領域内の基板表
    面領域に設けられた複数のメモリセルを有することを特
    徴とする半導体装置。
JP57176145A 1982-10-08 1982-10-08 半導体装置 Pending JPS5874071A (ja)

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