JPS6242446A - 半導体メモリ装置 - Google Patents

半導体メモリ装置

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JPS6242446A
JPS6242446A JP61201401A JP20140186A JPS6242446A JP S6242446 A JPS6242446 A JP S6242446A JP 61201401 A JP61201401 A JP 61201401A JP 20140186 A JP20140186 A JP 20140186A JP S6242446 A JPS6242446 A JP S6242446A
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JP
Japan
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voltage
substrate
memory device
semiconductor memory
well region
Prior art date
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Application number
JP61201401A
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English (en)
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JPH0346982B2 (ja
Inventor
Osamu Minato
湊　修
Seiji Kubo
征治 久保
Toshiaki Masuhara
増原　利明
Masanori Kaneko
正紀 金子
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
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Publication date
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Publication of JPS6242446A publication Critical patent/JPS6242446A/ja
Publication of JPH0346982B2 publication Critical patent/JPH0346982B2/ja
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells

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  • Semiconductor Integrated Circuits (AREA)
  • Semiconductor Memories (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔従来の技術〕 従来より、ダイナミック形のランダム・アクセス・メモ
リなどのメモリＩＣは、第１図に示す構成より成ってい
た。同図において、１はｐ形のＳｉ基板であり、２，３
，４．５なるｎ形層と６゜８なる転送ゲート、１０．１
１なる電荷蓄積ゲートから構成される電荷蓄積容量によ
り、２，３゜６．１０で１ビット分、４，５，８．１１
で１ビット分の、いわゆる１トランジスタ形ダイナミツ
ク・メモリ・セルを構成している。７，９はデータ線、
１２．１３はワード線として用いられる。
〔発明が解決しようとする問題点１ 本構成で、メモリＩＣ，ＬＳＩを構成し、パッケージに
封じ込めた場合、最も問題となる点は、パッケージ材料
中の不純物より発生するα線粒子がメモリＩＣ，ＬＳＩ
チップの表面に照射され、メモリ・セルに蓄えられた情
報を反転させてランダムな、エラーを発生させることで
ある（Ｔ−Ｃ。
Ｍａｙ　ａｎｄ　Ｍ　、　Ｈ＃　Ｗｏｏｄｓ　；　　“
Ａ　Ｎ　ａｗ　Ｐ　ｈｙｓｉｃｏｌＭｅｃｈａｎｉｓｍ
　　ｆｏｒ　　５ｏｆｔ　　Ｅｒｒｏｒｓ　　ｉｎ　　
ＤｙｎａＩｌｉｃＭｅｍｏｒｉｅｓ　　　”Ｒｅ１ａｂ
ｊ、１ｊ、Ｌｙ　　Ｐｈｙｓｉｃｓ　　Ｓｙｍｐｏｓｉ
ｕｍ。
′７８．ΔｐｐｒＨ）。このα線粒子はそのエネルギー
によっては、Ｓｉ表面から２０〜１００μｍ程度の深さ
に達し、ある広がりをもって深さ方向にほぼ均一に電子
とホールのペアを作る。ホールは基板に引っばられるが
、電子は１例えば、パビ′（電子のない状態）なるメモ
リ・セルの蓄積容量に引っばられてそのメモリ・セルを
”０”　　（ｉｔ子のある状態）の状態に反転させてし
まう。上記、メモリ・セルの情報が反転するのは、メモ
リ・セルの′￥ｊ積容量に蓄えられる電荷量とα線粒子
の照射によって作られる電子が蓄積容量に集められる量
に関係しており、上記電子の量が蓄積電荷意より少なけ
れば、メモリ・セルに若えられた情報の反転は生じない
。
本発明の目的は、上記従来例の欠点を克服して。
高信頼性を有する半導体装置を提供することにある。
〔実施例〕
第２図は、本発明の第１の実施例を示すものである。同
図において、３０はｎ形のＳｉ基板、２０はｐ形のウェ
ルである。本発明によれば。
２０なるＰ形ウェルの厚さは高々４〜５μｍと薄く、α
線粒子が照射されても該ウェル内で作られる電子とホー
ルのペアの数は従来例に比べ非常に小さいものとなる。
単純なモデルによる計算によれば、本考案による構造の
場合、蓄積容量に集められる電子の数は、従来構造の１
／ｌＯ以下と大幅な減少を示した。よって、従来１問題
となったランダムなメモリ情報の反転は、本構造では起
こらず、高い信頼性を有する半導体装置を提供すること
ができる。
実施例では、メモリ・セル部のみを、ｐ形ウェルで囲っ
て本発明の詳細な説明したが、周辺回路部を含むチップ
全表面にｐ形ウェルを用いてもよく、また、周辺回路部
とメモリ・セル部を別々のＰ形ウェルで囲っても、本発
明の効果は発揮できる。
通常、２０は接地電位ｖ８Ｂ又はそれより低い電圧■［
３Ｂに固定され、３０は７ｇ８又はそれより高い電圧で
電源電圧ＶＤＤレベルの電圧に固定される。一方メモリ
・セルに蓄えられた情報をより長時間、保持させるには
、３０をメモリ・セルの蓄積電圧、例えばＶｏｏ−Ｖｔ
）ｌ　（Ｖｔｈ　：ＭＯＳトランジスタのしきい電圧）
と同じ電圧に固定すれば２０と４間のリーク電流が減少
し効果大である。
また、２０も、ＶＢＢ＋０．５Ｖ程度に固定すると２０
が形成されるＳｉ表面が完全に蓄積化（アキュシュレー
ト）されてリーク電流が減少するという大きな効果があ
る。
【図面の簡単な説明】
第１図は従来のメモリＩＣを示す断面図、第２図は本発
明の実施例のメモリＩＣを示す断面図である。 ２．３，４．５・・・ｎ＋形拡散層、２０・・・ｐ形波
＠層ウェル、３０・・・ｎ＠Ｓｉ基板。 ７ど

Claims (1)

  1. 【特許請求の範囲】 １、複数のメモリ・セルおよび周辺回路が、半導体基板
    の表面領域に設けられてなる半導体メモリ装置において
    、前記基板の表面領域に厚さ５μｍ以下のｐ形ウェル領
    域が設けられ、該ｐ形ウェル領域内に前記複数のメモリ
    ・セルおよび前記周辺回路が設けられ、前記ウェル領域
    は接地電位Ｖ＿Ｓ＿Ｓ又はそれより低い電圧が印加され
    、前記基板にはＶ＿Ｓ＿Ｓ又はそれより高い電圧が印加
    されてなる半導体メモリ装置。 ２、第１項記載の半導体メモリ装置において、上記基板
    は電源電圧Ｖ＿Ｄ＿Ｄレベルの電圧が印加されてなる半
    導体メモリ装置。 ３、第２項記載の半導体メモリ装置において、上記基板
    はメモリ・セルの蓄積電圧Ｖ＿Ｄ＿Ｄ−Ｖｔｈ（Ｖｔｈ
    ：メモリ・セルのＭＯＳトランジスタのしきい電圧）と
    同じ電圧が印加されてなる半導体メモリ装置。 ４、複数のメモリ・セルおよび周辺回路が、半導体基板
    の表面領域に設けられてなる半導体メモリ装置において
    、前記基板の表面領域に厚さ５μｍ以下のｐ形ウェル領
    域が設けられ、該ｐ形ウェル領域内に前記複数のメモリ
    ・セルが設けられ、前記ｐ形ウェル領域外に前記周辺回
    路が設けられ、前記ウェル領域は接地電位Ｖ＿Ｓ＿Ｓ又
    はそれより低い電圧が印加され、前記基板にはＶ＿Ｓ＿
    Ｓ又はそれより高い電圧が印加されてなる半導体メモリ
    装置。 ５、第４項記載の半導体メモリ装置において、上記基板
    は電源電圧Ｖ＿Ｄ＿Ｄレベルの電圧が印加されてなる半
    導体メモリ装置。 ６、第５項記載の半導体メモリ装置において、上記基板
    はメモリ・セルの蓄積電圧Ｖ＿Ｄ＿Ｄ−Ｖｔｈ（Ｖｔｈ
    ：メモリ・セルのＭＯＳトランジスタのしきい電圧）と
    同じ電圧が印加されてなる半導体メモリ装置。
JP61201401A 1986-08-29 1986-08-29 半導体メモリ装置 Granted JPS6242446A (ja)

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JP61201401A JPS6242446A (ja) 1986-08-29 1986-08-29 半導体メモリ装置

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JP57176145A Division JPS5874071A (ja) 1982-10-08 1982-10-08 半導体装置

Publications (2)

Publication Number Publication Date
JPS6242446A true JPS6242446A (ja) 1987-02-24
JPH0346982B2 JPH0346982B2 (ja) 1991-07-17

Family

ID=16440475

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JP61201401A Granted JPS6242446A (ja) 1986-08-29 1986-08-29 半導体メモリ装置

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JP (1) JPS6242446A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1999000846A1 (fr) * 1997-06-27 1999-01-07 Hitachi, Ltd. Dispositif a circuit integre a semi-conducteurs

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012138370A (ja) * 2012-03-14 2012-07-19 Panasonic Corp 照明器具
JP2013254741A (ja) * 2009-04-24 2013-12-19 Mitsubishi Electric Corp 電気機器

Patent Citations (2)

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JP2013254741A (ja) * 2009-04-24 2013-12-19 Mitsubishi Electric Corp 電気機器
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WO1999000846A1 (fr) * 1997-06-27 1999-01-07 Hitachi, Ltd. Dispositif a circuit integre a semi-conducteurs

Also Published As

Publication number Publication date
JPH0346982B2 (ja) 1991-07-17

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