JPS5875324A - Ａ−ｄ変換器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明はアナログ量をデジタル量に変換するＡ　−Ｄ変
換器に関する。

Ａ−Ｄ変換器には、高速製として並列比較方式、中速製
として遂次比較方式がある。上記並列（同時）比較方式
は、抵抗の数と比較器の数が多すぎて、集積回路化する
にはかなりの困難がある。上記遂次比較方式はＤ　−Ａ
変換器を内蔵し、そのＤ−Ａ変換器の塵としてはＲ−２
Ｒ方式製、もしくは直列抵抗及びマルチプレクサを用い
た聾がある。上記Ｒ−２ＲＷは、その抵抗値とそれｔ駆
動するドライブ回路とのインピーダンスの整合が一難で
あり、上記直列抵抗及びマルチプレクサを用いた型は、
ビット数が増えるに従って抵抗の数とスイッチの数が増
大し、集積回路化を困難にしている。

本発明は上記実情に鍜みてなされｉもので、変換速度が
上記並列比較方式と遂次比較方式の間で、構成素子数が
極力少なくて、より集積回路化を容易化できるＡ−Ｄ変
換器を提供しようとするものである。

以下図面上参照して本発明の一実施例を説明する。第１
図は同実施例を示す構成図であるが、これは８ビットＡ
−Ｄ変換器として構成したものである。即ちその構成は
、基準電源Ｖ＊ｘｖ　　１ＧＮＤ（接地）間に直列接続
された２ｒ′（ここではｎ＝３）個の抵抗Ｒ１〜Ｒ１と
、その各抵抗間の電位とアナログ入力ｋｌＮｋ比較する
”　２　”−１”個の比較器Ｃ１〜Ｃ２と、その比較器
の出力内容に応じてデジタル出力Ｄ０〜Ｄ。

のうちの上位ビット信号Ｄ０〜Ｄｚｋ得るエンコーダ１
及び３ビツトレジスタ２と、上記比較器Ｃ８〜Ｃ１の出
力内容に応じて、抵抗Ｒ１〜Ｒａの中からある抵抗を選
択するマルチプレクサ３，４と、これらマルチプレクサ
で選択された前記抵抗の端子間電位を電流増幅する増幅
器５．６と、この増幅器の出力端間に直列接続されｆｃ
２”（ここではｍ＝５）個の抵抗ｒ　１〜ｒ　Ｒｔと、
マルチプレクサｒに１り抵喘ｒ、〜ｒ工から選択された
抵抗の端子電圧とアナ四グ電圧ＡＩＭを比較する比較器
８と、その比較器８の出力内容に応じてアナログ入力Ａ
ＩＭの遂次比較上行ない、デジタル出力Ｄ０〜Ｄ、の下
位ビット信号Ｄｌ〜Ｄｔｔ−得る８ＡＲ（遂次比較レジ
スタ）９とｔ−＾備する高速″ｎ＋ｍ”ビットのＡ　−
Ｄ変換器である。

第２図は第１図１更に具体化して示す構成図である。こ
れはｎ＝３　＊　ｍ＝５で、ｎ＋ｍ＝８ビットのＡ−Ｄ
変換器である０ま友 Ｒ，＝ｌｉｔ　＝・・・・・・＝Ｒ，＝Ｒ，＝＝Ｒ。

２ｒ、　＝　ｒ＠　＝　ｒ＠・・・・・・＝　ｒａｓ　
＝　２　ｒｓｔ＝　ｒの関係にあるＯｌｌはコントロー
ル・シーケンサである。

マルチプレクサ３，４はそれぞれ第３図の構成ｔしてお
り、マルチプレクサ１は第４図の構成ｔしている。

上記第２図の回路動作は、まずＡ　−Ｄ変換命令８ＴＣ
がシーケンサ１１に加わると、アナログ入力Ａ１１ｌ＋
の電圧レベルと、基準電源ＶＲＩＦ　及びＧＮＤ間を抵
抗Ｒ１〜Ｒ１で分圧された各電圧レベルとｔ１比較器Ｃ
１〜Ｃ９で比較し、その結果ｔエンコーダ１を通して３
ビツトレジスタ２に貯える。これは、デジタルデータの
上位３ビツト（Ｄｌ　　ｅ　Ｄｌ　　ａ　ＤＯ）に相当
し、その関係は第６図の↓うになる。ただし接地ＧＮＤ
＝Ｏ（’／）　　とする。

次に上記３ビツトのデジタルデータＤｏ〜Ｄ２の内容に
応じてマルチプレクサ３．４の状態を決め、アンプ５，
６にエリ、抵抗Ｒ，〜Ｒ，で分圧された基準電圧ＶＲＩ
、ＶＲ２ｆつくる。これは、マルチプレクサ３，４が第
３図の工うに構成され、データ信号Ｄ０〜Ｄ２の値に応
じてスイッチ８１”’−８？がオンまたはオフするため
であり、基準電圧ＶＲ１，ＶＲ２と３ビツトのレジスタ
出力との関係は第７図の工うになる。

次に基準電圧ＶＲｔ、ＶＲｘ間の抵抗分圧レベルとアナ
ログ入力ＡＩＮヲ、ｌｌｌＩ４図の機成のマルチプレク
サ１、比較器８及び遂次比較レジスタ９によるバイナリ
・す夛−テ方式で順々に遂次比、較して、下位５ビツト
のデジタルデータＤｓ″″″’Ｄｙ　を求めてゆく。こ
のときのアナログ入力とデジタルデータの関係は第８図
のようになる０このようにして最後のデータＤ、が求ま
った時に、変換終了信号ＩＯＣが出力され、ＡＩＮに対
するデジタルデータＤ。−Ｄ、が全て求まる。このとき
のタイミングチャートを第５図に示す。ここで１は３ビ
ツトレジスタ２のラッチ信号、ｂは遂次比較シーケンス
信号であり、ラッチ信号ａのパルス間、遂次比較シーケ
ンス信号すの１周期はそれぞれ１り夛−テ時間である。

上位ビットのデジタルデータＤｏ４Ｄ、は、ラッチ信号
畠の立下りですぐ得られ、その後り、ないしり、が順々
に求まり、終了信号ＩＯＣが立上った時点で全てのデー
タが求まることが分る。

いま−例として、ム□、ニー２１７　■□。

５６ （ＧＮＤ＝０（Ｖ））が入力され次時の動作を見ると、
まずエンコーダ１の入力が第６図より、Ｃｓ　”　ＯＨ
Ｃ１〜Ｃ１＝１となり、エンコーダ出力は“１，１．０
”でレジスタ２に読み込まれ、（Ｄｏ　−Ｄｒ　−Ｄｌ
　）＝（１、１、０）となる。次にこれよりマルチプレ
クサ３，４の状態が決ま（これらの電圧間に上記２１７
　ｖ、Ｒ，が存在する）となる。第８図エリＶＲＩ、Ｖ
Ｒ２に代入すると、２１？　■、、、　　になるデジタ
ルデータ（Ｄ、。

５６ Ｄ４　ａ　ＤＩ　＃　ＤＩ　ａ　Ｄ？　）は（１，１，
０，０，１）　　になる。従ってＡＫＮ＝　２１ヱＶｌ
ｌｌν　が加わ−）ｆＣ，場合、５６ デジタルデータは（１，１，０，１，１，０，０，１）
となるものである。

以上の１うに構成されるＡ　−Ｄ変換器にあっては、次
の利点が具備される。即ち通常の遂次比較方式の場合、
８ビツト構成では抵抗が２５６個、スイッチが５１１個
必要となるのに対し、本発明方式では抵抗が４０個、ス
イッチ数が”６３＋１５＋１５＝９３”個と大幅に減少
し、集積回路化が容易となる。またＡ−Ｄ変換スピード
に関しては、全遂次比較方式の場合には８ビツト構成で
８リサ一チ時間となるのに対し１、・霞 本発明の場合には第５図からも分る↓うに１　＋５＝６
サイクル（６り夛−を時間）と短縮されるものである０ なお本発明は上記実施例のみに限られることなく種々の
応用が可能である。例えば実施例では、デジタルデータ
Ｄｏ％Ｄ、で直接マルテプレクｆ３，４のスインを選択
をしたが、例えば第９図に示される如くデータＤｏ　’
＝Ｄｔ　ｋデコードするデコーダ２１’ｉｆ設け、その
出力で１段構成のマルチプレクサ２２のスイッチを選択
してもよい。この場合マルチプレクサ２２は、第３図の
３段構成と異なり、１段構成だからスピードが早くなる
ものである。

以上説明した如く本発明にＬれば、Ａ−Ｄ変換速度が遂
次比較方式より速く、′ｔた素子数が極力少なくて集積
回路が容易化されるＡ　−Ｄ変換器が提供できるもので
ある。

【図面の簡単な説明】

第１図は本発明の一実施例を示す構成図、第２図は同構
成の詳細図、第３図、第４図は同構成の一部詳細図、第
５図は同構成の動作を示すタイミングチャート、第６図
ないし第８図は同構成の動作を説明するための図表、第
９図は本発明の他の実施例上水す一部詳細図である０１
・・・エンコーダ、２・・・３ビツトレジスタ、３゜４
．７・・・マルチプレクサ、’ａＪ〜Ｃ７・・・比較器
、９・・・遂次比較レジスタ、”１〜”ａ　　。 ｒ０〜ｒｓｔ・・・抵抗。 第ざ図 ＥＯＣ−シーーーー」−一 第６図 第７図 第８図

Claims (1)

【特許請求の範囲】
1. 基準電源間に直列に接続され＊　２　ｎ個の抵抗群と、
   その各抵抗間の電位とアナログ入力を比較する“２“−
   １″個の比較器群と、その比較器の出力内容に応じてデ
   ジタル出力の上位ビット信号を得る手段と、前記比較器
   の出力内容に応じて前記抵抗群の中からある抵抗を選択
   するマルチプレクサと、このマルチプレクサにより選択
   された前記抵抗の端子間に直列接続される２１個の抵抗
   群′と、その抵抗群から選択された抵抗の端子電圧と前
   記アナログ入力を比較する比較器と、その比較器の出力
   内容に応じて前記アナログ入力の遂次比較上行ない前記
   デジタル出力の下位ビット信号を得る手段とｔ具備した
   ことを特徴とするＡ　−Ｄ変換器。