JPS60248024A - 高速高精度アナログデイジタル変換器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明はアナログヂイゾタル変換器に関する。

（従来技術） アナログ信号をディジタル信号の表示に変換するために
多数の技術がある。しかしながら、これらの技術を用℃
・た従来のアナログディジタル変換器回路は比較的低速
であるか不正確、もしくはその両方となりがちであった
。例えば逐次近似変換器として公知である１つの型のア
ナログディジタル変換器回路はアナログ入力信号に対す
る逐次ディジタル近似が行なわれるアドレス可能ラッチ
を有する。各々の近似の後にゲイジタルラツチ出力のア
ナログ値がアナログ入力信号と比較される。

進数値がアナログ入力信号に伴うアナログ値とのラッチ
内に残っている２進数コードがアナログ人数に依って正
確で分解能の高し・ディジタル出力を提供する。しかし
ブ、仁からビットが一回に１つずつ計算されるので、こ
れらの回路は多くの精度が高し・適用にはしばしば低速
に過ぎる。

他の型の変換器は変換が非常に迅速に行なわれるように
ディジタル出力の全てのビット（または一群のビット）
を同時に計算するフラッシュ変換器のような並列式アナ
ログディジタル変換器を含む。しかしながらこれらの回
路の正確さは往々にしてあまり高くなく、また高分解能
出力を要求する適用につし・では回路が非常に大きくな
りがちである。例えば２ビツトフラツシユ変換器に関す
る典型的な設計では基準電圧に接続された４つの直列接
続された同等な抵抗と４つの比較器があり、各々の比較
器の１つの入力が対応する抵抗に接続される。各々の抵
抗に印加される電圧がこれらの電圧レベルをアナログ入
力信号と比較する４つの比較器に対し　４つの別個の基
草電力を与える。組み合わせ論理装置が４つの比較器の
出力をアナログ入力信号の２ビツトディジタル表示に変
換する。

上述に見られるように、２ビット並列式フラッシュ変換
器をま４つの比較器を有する。一般に、１つのフラッシ
ュ変換器に用いられる比較器の数は正確さのビットが１
つ加えられる毎に２という乗算因子で増加する。かよう
にして、３ビツトフラツシユ変換器が通例８個の比較器
を有１〜、また４ビツトフラツシユ変換器が１６個の比
較器を有する。従って多数のビットを要求する精度の高
℃・適用に関してはフラッシュ変換器が実坊、不可能な
までに大きくかつ複雑になることが容易に理解される。

ある変換器回路は回路の複雑さを低減するために順次に
操作されるフラッシュ変換器を用℃・てし・るが、この
方法は１２ビツトまたはそれ以上の高分解能変換器には
たやすく応用できなし・。

（発明の概要及び要約） 本発明の目的は高速にして正確かつ比較的複雑でない高
分解能アナログディジタル変換器を提供することである
。

これらの目的および他の目的と利点が高速並列式変換器
と逐次近似変換器を含む本アナログディジクル変換器に
おし・て達成される。アナログ入力信号が第一段階で高
速並列式変換器により近似ディジタル表示に変換され、
その際並列式変換器がディジタル表示のうち複数の最も
重要なビットを、与える。これらの最も重要なビットが
逐次近似変換器のアドレス可能ラッチまたはレジスタに
ロードされ、それが残りの最も重要でな℃・ビットを与
えることによりアナログ入力信号の変換が完了する。本
発明によるアナログディジタル変換器回路が同じ分解能
の逐次近似変換器がなし得るよりも速く変換を行な℃・
、また同等な分解能の従来の並列式変換器より複雑さが
ずっと小さし・ことがわかった。

（実施例） 枦１図を参照すると、本発明の好ましい実施例に依るア
ナログディジタル変換器回路を例示する概略的なブロッ
ク線図が示されてし・る。本アナログディジタル変換器
回路が全体として１ｏで指示されて℃・る（以後［変換
器１０Ｊと呼ぶ）。変換器１０は入力１２に現れるアナ
ログ久方電圧ＶＩＮを出力１４における１２ビツトのデ
ィジタル表示に変換する。当然ながら、本発明が１２ビ
ツト以外の変換分解能にも適用可能である。

本発明によればアナログ入力信号ｖＩＮが２つの主要な
段階により１２ビツトのディジタル出方表示に変換され
る。第１段階では１２ビツト出カのうち８個の最も重要
ビットが８ビツトの並列式アナログディジタル（Ａ／Ｄ
　）変換器１６によって計算される。、残りの４ビツト
は第２段階で逐次近似（ＳＡ　）変換器１８により計算
される。

並列式Ａ／Ｄ変換器１６とＳＡ変換器１８はどちらも制
御論理回路２０によって３４と３６で指される制御線路
を通じて制御される。アナログ入力信号Ｖ工、の変換は
制御論理装置２０によって入力３８で「変換開始Ｊ　、
（’　５ＴＡＲＴ　Ｃ０ＮＶＥＲ８ＩＯＮ　“）入力信
号を受け取ると同時に開始される。変換器１０に対する
外部回路が変換器１０の制御論理装置Ｃ２０Ｋ変換開始
（５ＴＡＲＴ　Ｃ０ＮＶＩ！ｔＲ８ＩＯＮ　）　ハルｘ
を提供する。制御論理装置２０は仙の回路への種種の状
態信号用に複数の出力線路４０をも有する。

例示実施例では８個の最も重要なビットが２つの連続す
る副段階によって計算され、その際４個の高次ビットが
並列式で計算され、その後初めの８ビツトのうちの４個
の低次ビットが並列式で計算される。これに関しては以
下により詳ｔく述べる。いったん変換が完了すると、そ
れらのビットがアドレス可能ラッチの８個の最も重要な
ビット望讐にロードされる。例示実施例ではアドレス可
能ラッチがＳＡ変換器１８の１２ビット逐次近似レジス
タ２２を含む。８ビット運列式Ａ／Ｄ変換器１６により
計算される８ビツトの結果には不正確さがあり得るので
、８ビツトの結果をレジスタ２２にロードする前にまず
最大可能誤差を表わす量を８ビツトの結果から減算する
。この蓋は誤差範囲入力回路２６により提供される。既
知の最大誤差を８ビツトの結果から減算することがこれ
も以下に詳述するごとく変換器回路１ｏの正確さを保証
する。

８Ａ変換器１８は人力１２におけるアナログ入力信号Ｖ
工、を逐次近似レジスタ（５ＡＲ）　２２のディジタル
出力に関するアナログ値と比較する比較回路２８を含む
。全加算器２４がらの８ビツトがＳＡＲ２２にロードさ
れた後、比較回路２８が■工、をＳＡＲ２２のアナログ
値と比較し、８個のｉ訃も重要なビットが正しくなるま
で制御ａ１論理装置２ｏにより必要に応じて８個のビッ
トが増大させられる。

今やＳＡ変換器１８は１２ビツト出方の残りの４ビツト
を計算する用意ができてし・る。制御Ｅｉ　ＰＪずつ逐
次テストしてＳＡｐ　２２出力のアナログ値がＳＡＲ２
２に記憶された１２ビツトの数がアナログ半が８ビツト
の並列式Ａ／Ｄ変換器１Ｇによって計算されるので、変
換器１０はアナログ入力信号法近似変換器１８によって
計算されるので、変換器１０は従来の並列式変換器の速
度をほとんど保つ一方高分解能で高精度のディジタル出
力を提供する。

本発明の１つの実施例では、変換器１０が第２図と第６
図に示される既存の集積回路を用し・て実現可能である
。第２図を特に参照すると、８ビツトの並列式Ａ７Ｄ変
換器１６が第２図で１６で指されているＮａｔｉｏｎａ
ｌ　Ｓｅｍ１ｃｏｎｄ、ｕｃｔｏｒ　ＡＤＣ０８２０集
積回路（工Ｃ）を用（・て実現されて℃・る。８ビツト
の変換は（制御論理装置２０（第３図）により提供され
る）Ｉ信号が低下すると並列式Ａ／Ｄ変換器１６により
開始される。第４図のタイミング図に示されるように、
似論理値パルスＷＲは変換開始（５ＴＡＲＴ　ＣｏＮｖ
：ｐ：Ｒｓ工ｏＮ）パルスに応答して作成される。８ビ
ツトの並列式変換器１６が示されて℃・る入力にお℃・
て１１個号を受け取った後、変換器１６の〒出力信号線
路が土昇し、て８ビツト変換の処理中であることを制御
論理装置２０に指示する。子信号は変換が完了するまで
は再び以下しない。ＡＤＣ０８２０ＩＣチップは以下の
様に構成されかつ機能するものと信じられる。変換器１
６が全８ビツトの出力を与えるため２つの４ビツトフラ
ツシユ変換器、高次４ビツトフラツシユ変換器と低次４
ビツトフラツシユ変換器とを有する。高次４ビツトフラ
ツシユ変換器が１ｍ１時に機能する１６個の比較器を用
℃・てＷＲ倍信号上昇端において入力信号Ｖ工、を基準
電圧と比較する。変換器１６の入力線路４４における正
の基準電圧を与えるべく単一の負の基準電圧が反転回路
４２によって反転させられる。例示実施例では、反転回
路４２が４５で指されるＩＣ，ｔ、８０１７増幅器工Ｃ
を含む。

４４における正の基準電圧は１６個の抵抗の端子間に１
６個の増大する基準電圧を設けるべく抵抗が等ｌ−い１
６個の直列接続された抵抗に印加される。１６個の比較
器は各々組み合わせられた抵抗に接続される１つの入力
とアナログ入力信号■□、に接続されるもう１つの入力
を有する。このようにして各々の比較器がアナログ信号
■工、を１６個の直列接続された抵抗により供給される
１６個の増大する基準電圧の１つと比較する。

１６個の比較器の出力に結合された組み合わせ論理装置
がアナログ入力信号ｖＩＮの高次４ビツトのディジタル
表示を提供する。１６個の比較器が同時に機能するので
、４個のビットが同時に与えられる。

高次４ビツト変換の終了と共に、変換器１６内のディジ
タルアナログ変換器がその変換結果から離散的なアナロ
グ電圧を生成する。この離散的なアナログ電圧がアナロ
グ入力信号Ｖ工、から減算されてそのアナログ差信号が
低次４ビツト変換器の第２バンクの１６個の比較器によ
って第２組の１６個の等Ｌ℃・直列接続された抵抗によ
り与えられる１６個の増大する基準電圧と比較される。

組み合わせ論理装置がこの１６個の比較器の出力を低次
４ビツトディジタル表示に変換する。

高次と低次の各々の変換からの結果が８ビツトラツチに
入れられ、Ｂ７な℃・シＢ。で指される８ビツト出力線
路に出力される。この際出力信号所が第４図に示される
ように低下して変換が完了したことを制御論理装置２０
に示す。

第１図に示されるように、並列式変換器１６により計算
される８ビツトが８ビツト全加算器２４に向けて出力さ
れる。変換器１６により計算された８ビツトには不正確
さがあり得るので、８ビツト全加算器が変換器１６の既
知の最大誤差に等しい量を減算する。誤差範囲入力回路
２６はこの既知の誤差を変換器１６の８ビツト出力から
減算スるために加算器回路２４に与えるべくプログラム
が組まれている。

次に第３図を参照すると８ビツト全加算器２４が第１の
４ビツト加算器回路５０と第２の４ビツト加算器回路５
２を含むように示されてし・る。例示実施例では、各々
の４ビツト加算器回路が７４ＬＢ８３集潰回路チップを
用いて実現できる。

加算器回路５０と５２の「Ａ」入力が並列式変換器１６
からのＢ７な℃・しＢｏ出力線路建接続される。例示実
施例では、並列式変換器１６ｅ既知の最大誤差は１２で
ある。１２に関する２の補数を変換器１６の出力に加え
ることは変換器１６の出力から１２を減算することと同
じなので、加算器回路５０と５２のｒＢＪ入力が２６で
指される論理１電圧（＋５ボルト）に全て接続され、ｒ
ＢＪ入力に１１１１１１１１２（１２に関する２の補数
）を与える。もし例えば変換器１６の既知の最大誤差が
代わりに１０２であるとすれは、１０２を変換器１６の
出力から減算するために１０２に関する２の補数がｒＢ
Ｊ入力に入力される。

結果的な和（もしくは差）が５４において複数のＡＮＤ
　ｒ　−）　５６に向けて出力される。各々のＡＮＤデ
ートの１つの入力が加算器回路５０のキャリーアウト出
力「Ｃ１」に接続される。加算器回路５０のキャリーア
ウト出力「Ｃ１」は並列式変換器１６の出力が全てゼロ
である場合にのみゼロとなる。従ってＡＮＤゲート５６
は並列式変換器１６の出力がゼロである場合に加算器２
４によって負数が出力されるのを防ぐため加算器回路２
４の出力がゼロであることを保証する。

加算器回路２４の出力５８が２２で指される逐次近似レ
ジスタの８個の最も重要なビット位置Ｂｌｌな℃・しＢ
４に提供される。例示実施例では逐次近似レジスタ２２
の８個の最も重要なビットが２つの４ピツ）７４Ｌｓ１
６３集積化力ウンタ回路６０と６２の各々によってラッ
チされる。残りの４個の最も重要でな℃・ビットがＳＡ
レジスタ２８のＪ−にフリップフロップ９１な℃・し９
４で計算されかつラッチされる。これら４個の最も重る
。

８ビツト全加算器２４の８ビツト出力が制御論理装置２
０の入力［、ＤＪにて入力される「ロード」信号の上昇
端にお℃・てカウンタ６０と６２によりロードされる。

制御部Ｂ！装置２０がこのロード信号および以下に述べ
る他の制御信号を生成する。

制御信号線路Ｔ６で「−シフト／ロード」（’　５）Ｉ
ＩＦＴ　／　ＬＯＡＤ“）で指される制御信号の初期状
態は第４図に示されるごとく論理値が低い。

これが一対のシフトレジスタ８０と８２に「ロード」信
号を与える。シフトレジスタ８２の入力ＡすＬ・しＤは
シフトレジスタ８０の入力Ｂなし・しＤと同様に全て接
地されている（論理値ゼロ）。しかしシフトレジスタ８
０の入力ｒＡＪが＋５ボルト（論理的１）Ｋ接続されて
いる。従って制御信号線路７６上のロード（ＬＯＡＤ　
）信号が１０００２とｏ　ｏ　ｏ　ｏ２を各々シフトレ
ジスタ８０と８２にロードさせる。

シフトレジスタ８０のＱＡ比出力論理値１の状態が８Ａ
レジスタ２２０カウンタ６０と６２のロード入力ＬＤに
論理値の低い入力を提供すべくインバータ８４により反
転される。このようにして加算器２４０８ビツト出力が
カウンタ６０と６２にロードされる。

制御信号線路Ｔ６の論理的状態が論理値の高い状態に変
化すると、シフトレジスタ８０と８２の内容の位置が１
つずらされる。制御論理装置２０は「シフト」（１ＢＥ
工ＦＴ”）信号を線路７６上に次のようにして生じさせ
る。並列式変換器１６がらの工ＩＴ信号線路がインバー
タγ０によって制御論理装置２０のＪＫフリップフロッ
、７″７２のｒＫＪ入力に接続される。工ＮＴ信号が低
下して変換器１６による８個の最も重要なビットの計算
完了を示すと、フリップフロップ７２のＱ出力が低下し
て第２のＪＫフリップフロップ１４を刻時スる。

フリップフロップ１４への刻時入力が低下すると、フリ
ップフロップ１４のＱ出力が上昇する。フリップ７０ツ
ノ１４のＱ出力が制御信号［シフト／ロード」（“５）
ＩＩＦＴ　／　ＬＯＡＤ“）を運ぶ制御線路７６に接続
される。ψ４図に示されるように、「シフ）Ｊ（ゝＳ）
ＩＩＦＴ“）制御信号は変換器１６からの子信号が低下
すると上昇する。

シフト（５ＨＩＦＴ　）信号が上昇すると、シフトレト
レジスタ８０の入力は接地される（論理値ゼロ）従って
、第１のシフトの後にシフトレジスタ８０と８２の出力
が各々０１　［１０２お、ｌ：びｏｏｏ０２．！＝なる
。第３図に示されるように、シフトレジスタ８０の出力
ＱＢはこの際論理値１の状態１であり、何か他の回路に
は接続されていない。このことがカウント６０と６２に
設定に十分な時間なＷ＋答する。

換器１６の８ビツト出力が（最大誤差を加算器２４によ
り減算した後に）ロードされて℃・るカウンタ６０と６
２により与えられる。４個のＪＫフ℃・しＢ。ばあらか
しめ論理値１にセットされる。

速決近似レジスタ２２の１２ビツト出力が第２図にもつ
と非常に詳細に示されてし・る比較回路２８によって入
力される。比軟回路２８は１２ビツトのＢＡＲ出力のア
ナログ値をアナログ入力信号、■工よ、と比較する。比
較回路２８の３２で指される出力はアナログ入力信号ｖ
ＩＮがＳＡレゾスタ２２の１２ビツト出力より高い場合
に論理ｆ直が低くなる。

さて第６図を参照すると、比較回路２８がらの出力３２
が２つのＮＡＮＤケゞ−ト１００と１０２の入力に各々
接続され、それらの出力が第３の２ＪＡＮＤケ”　−ト
１０４の入力に接続される。第６のＮＡＮＤｒ−）１０
４の出力はカウンタ６２の１パルス」入力に接続される
。

先述のように、カウンタ６０と６２は論理値１がシフト
レジスタ８０のＱＢ出力にシフトされた後に設定するこ
とが可能である。次の刻時パルスに際して第４図に示さ
れるように論理値１がＱ、。

出力にシフトされる。その際、８個の第も重要かビット
が正しいかどうかを決定するためにＳＡレジスタ２２の
出力がテストされる。比較回路２８の３２における出力
の論理値が低ければ（ＳＡレジスタ２２の出力のアナロ
グ値がアナログ入力信号■ＩＮより低（・事を示してお
り、転じてカウンタ６０と６２に記憶された８ビツトの
ディジタル値が低すぎる事を示している）、ＮＡＮＤゲ
〜ト１０４の出力の論理値が高くなってカウンタ６２を
１だけ増大させる。他方、比較回路２８からの出力線路
３２で論理値が高（ＳＡレジスク２２に記憶されて℃・
る１２ビツトのディジタル値が低すぎな℃・事を示すな
ら、８個の最も重要なビットがカウンタ６０と６２によ
り増大させられなし・。

カウンタ６０と６２に記憶された８ビツトは論理（ｉｌ
がシフトレジスタ８０のＱＤ出力にシフトされる次の刻
時パルスに際１．てもう一度テストされる。ｑＤ小出力
論理値１という値がＮＡＮＤゲート１０２をして比較回
路２８の出力線路３２の状態に依りＮＡＲＤ　ｒ　−ト
１０４の出力がカウンタ６０と６２を１だけ増大するか
または増大しなし・ようにさせることを可能にする。

カウンタ６０と６２の出力に２回のテストが与えられる
のけ例示実施例におし・て並列式変換器１６の最大可能
誤差が１２であり、１２が並列式変換器１６の出力から
減算されるからである。例えば、並列式変換の結果がＯ
ＯＯＯＯＯＭ、、となるべきであるがその代わりに誤差
によって００００００１０２であったなら、加算器回路
２４によって１２を減算した後０００００００１２がカ
ウンタ６０と６２に記憶される。従って２回の検査と２
回の増大の後、カウンタ６０と６２の出力が正しい値０
０００００１１２になる。

このようにして、２回の検査の後に、８Ａレジスタ２２
の第１の８個のビット位置における正りい８ビツトＢよ
、なし・しＢ４のラッチングが保証され、そうすると変
換器１０がＪＫフリップフロソ７°９１なし・し９４内
のアナログ入力信号ｖＩＮに関するディジタル表示の残
りの４ビツトＢ３な℃・しＢ　を計算してラッチする用
意カーできる。先述のように、これらの４個のフリップ
フロップに′ｉ論理９１のＪ入力がｈＮＤ）ｆ−）１１
０の出力に接続され、その１つの入力が比較回路出力線
路３２に接続され、もう１つの入力がシフトレジスタ８
２のＱ　出力に接続される。残りのＪＫ７１ノツプフロ
ツブ９２ないし９４のＪ入力が（接舷の）　ＡＮＤデー
トの出力に同様に接続され、それらの各々カー比較回路
出力３２に接続された１つの入力とシフトレジスタ８２
の出力ＱＢないしＱＤの１つに接続された１つの入力を
有する。

ビット位置Ｂ３のためのＪＫ７リツプフロツノ９１の破
算入力「ＣＬ」がＮＡＮＤゲート１２０の出力に接続さ
れ、その１つの入力力″−「テスト」（ゝＴＫＳＴ／′
）信号線路１２２に接続されまたもう１つの入力がシフ
トレジスタ８２のＱＡ入力力接続される。残りのビット
位置のＪＫフリッグ７０ツブ９２ないし９４の破算入力
が同様にＨＡＮＤゲートに接続され、それらはＩｓＴ制
御信号線路１２２に接続された１つの入力とシフトレジ
スタ８２の出力Ｑな℃・しＱＤの１つに接続されたもう
１つの入力を有する。ＴＢＥＩＴ制御信号線路１２２は
ＮＡＮＤゲート１２４の出力であってそれがワンショッ
ト回路１２６に接続された１つの人力を有し、これの入
力がインバーター２８によって刻時制御信号線路１３０
に結合される。ＮＡＮＤ　ｆ　−ト１２４のもう１つの
入力がＳＲ工Ｆ’Ｔ　／　ＬＯＡＤ制御信号線路１６に
接続される。制御信号線路Ｔ６の論理値が高い場合、刻
時信号線路１３０上の各々の刻時パルスが制御信号線路
１２２上に第４図に示めに論理値１がシフトレジスタ８
０のＱＤ出力忙シフトされた後、次の刻時パルスに際し
て論理値１がシフトレジスタ８２のＱＡ入力力シフトさ
れる。シフトレジスタ８２のＱＡ入力力おける論理値１
がＮＡＮＤゲート１２０をして制御信号線路１２２上の
ＴＥＳＴパルスにＪＫフリップフロップ２２に記憶され
ている１２ビツトに関する結果的なアナログ値がアナロ
グ入力信号Ｖ工、のアナログ値と比較される。ＳＡレジ
スタ２２に記憶されてる。詳し、くは、ＳＡレジスタ２
２の１２ビツト出力のアナログ値がアナログ入力信号Ｖ
工、より小さければＡＮＤゲート１１０の出力も論理値
１となってフリップフロップ９１の出力を１にセットす
るように比較回路２８の出力３２が論理値１となり一一
一　そうでなければフリップフロップ９１の出ゼロにセ
ットすることを続行し２、そのビット４鷲がゼロにセッ
トされた後にＳＡレジスタ出力な入力信号■□、と比較
して逐次のクロックパルスと共に論理値１がシフトレジ
スタ８２を通じて逐次シフトされるにつれ関連するフリ
ツゾフロツブをセットするかまたはリセットする。最後
のビット位置Ｂ　がテストされてセット（またはリセッ
ト）された後、変換が完了する。

第３図に示されるように、ＪＫフリツプフロツゾ１４０
の刻時入力が線路１４２によってシフトレジスタ８２の
ＱＤ小出力接続される。フリップフロップ１４０のＱ出
力がワンショット回路１４４の入力に接続され、それの
出力がインバーター４６によって’　ＲＥＡＤＹ”（準
備完了）出力信号制御線路１４８に接続される。論理値
１がシフトレジスタ８２のＱＤ小出力シフトされてアナ
ログ入力信号ｖＸＮの変換を完了すると、フリップフロ
ップ１４０の正出力の状態が変化する。これが’　ＲＥ
ＡＤＹ“出力線路の状態変化を生じさせて変換が完了し
たことを示し、変換器１０は別のアナログ入力信号を変
換する準備を整える。

さて第２図を参照すると、比較回路２８がより詳しく示
されている。比較回路２８はディジタルアナログ変換器
１５０を含み、それが逐次近似レジスタ２２　（第３図
）の１２ビツト出力Ｂ　な℃・】１ しＢ。に接続された１２個の入力を有する。例示実施例
ではディジタルアナログ変換器１５０をＩｎｔｅｒｅｉ
ｌ　Ａ　Ｄ　７５４１集積回路チップを用いて実現でき
る。

変換器１５０はアナログ入力信号■工ＮＶＣ接続された
１つの入力と負の基準入力信号ＶゆＦ（−）に接続され
た第２の入力とを有する。変換器回路１５０がＳＡレジ
スタ２２からの１２ビットディジタル表示のアナログ値
とアナログ入力信号■工、を比較する。変換器回路１５
０は工ＯＵＴ工と工０ＵＴ２で指される２つの出力をも
有する。出カニ０ＵＴ２は接地される。変換器出カニＯ
ＵＴ工での電圧はアナログ入力信号■工、が逐次近似レ
ジスタ２２からの１２ビットデイゾメル表示のアナログ
値より太きいか小さいかの各々に依って変換器量カニ０
ＵＴ２（大地）での電圧より高くも低くもなる。

出カニＯＵＴ　と工ＯＵＴ工の電圧が比較器回路１５２
によって比較され、その出力がインバータ回路１５４に
よって反転させられる。インパーク回路１５４の出力が
比較回路２８出力制御信号線路３２によって制御論理装
置２０（第６図）た接続される。

Ｉｎｔｅｒｓｉｌ　Ａ　Ｄ　７５４１集積回路チップ１
５０の単純化した等価概略図が第５図に示されている。

回路１５０はＲ−２Ｒ抵抗はしご形回路網１６０と複数
のＮＭＯＳ単極双投スイッチ（５ＰＤＴ　）　１６２ａ
な℃・し１６２ｔを含む。抵抗はしご形回路網１６０は
１２個の抵抗分岐即ち脚１６４ａなυ・し１６４ｔを有
する。各々の抵抗脚１６４ａな℃・し１６４ｔがスイッ
チ１６２ａな℃・し１６２ｔの１つに接続される。隣り
合う抵抗脚の各々の対を相互接続するのが抵抗１６８ａ
ないし１６８にであって、それは膜内の抵抗の半分の抵
抗を有する。例示実施例では脚１６４ａないし１６４Ｌ
の抵抗が２ｏキロオームであって抵抗１６８ａな℃・し
１６８ｋが各々１０キロオームなのでＲ−２Ｒはしご形
と呼ばれる。付加的な２０キロオ一ム脚１６４ｍが脚１
６４ｔと抵抗１６８にとの接合に接続される。

基準信号Ｖゆアが４０で示される１つの入力にお℃・て
回路網１６０に印加される。抵抗回路網１６０の：Ｒ−
２Ｒはしご形がＲ−２Ｒはしご形の抵抗脚１６４ａなし
・し１６４ｍに流れる２進法的に重み付けられた電流を
生じさせる。例えば、抵抗脚１６４ａないし１６４ｍの
各々を同じ電位に接続すると、回路網１６０を流れる全
電流の半分が脚１６４ａを通り、４分の１の電流が脚１
６４ｂを通り、８分の１の電流が脚１６４ｃを通り、以
下同様にして］／２１２　の電流が脚１６４Ｌと１６４
ｍの各々を流れる。

先述のように、変換器回路１５０が０ＵＴ２とＯＵＴ□
で指される２つの出力を有し、出力０ＵＴ２が模擬的に
示されているように外部に結合されて接地される。出力
ＯＵＴユはスイッチ１６２ａないし１６２ｔの各々の１
つの極に接続され、もう１つの出力０ＵＴ２はスイッチ
１６２ａなＬ−し１６２ｔのもう一方の極に接続される
。スイッチ１６２ａないし１６２ｔの状態は逐次近似レ
ジスタ２２の１２ビツト出力Ｂ□、なし・Ｌ、　Ｂ。の
各々の論理的状態によって制御される。例えば、ｓＡレ
ジスタ２２の出力Ｂ１□な℃・Ｌ、Ｂｏのｉｊ６　理的
状態が全て論理値１であれば、脚１６４ａな℃・し１６
４ｔの各々が第５図に示されるように出方ＯＵＴ、に接
続される。しかし、ＳＡレジスタ２２の出力が論理値０
である論理状態であれば常に、関連するスイッチ１６２
ａな（・し１６２ｔが関連する回路網脚を出力０ＵＴ２
に接続する。このようにして、出力ＯＵＴ、と０ＵＴ２
がスイッチ１６２ａないし１６２ｔの状態に依って、回
路網脚１６４ａないし１６４ｔを流れる選択された個々
の電流を加算するための加算接合を形成する。

出力ＯＵＴ、が抵抗１１０を通じてアナログ入カ信号■
工、に結合される。出方ＯＵＴ］での電位は入力電圧ｖ
ＩＮとＶゆ、の相対的な大きさとスイッチ１６２ａなし
・し１６２ｔの各々の状態に依存する、ｖＲゆが■工、
の全目盛値のマイナス７／８倍に等しければ、スイッチ
１６２ａないし１６２ｔの状態を制御する逐次近似レジ
スタ２２の出力がアナログ入力信号Ｖ工、の正しいディ
ジタル表示を含む場合に出力ＯＵＴ□での電位が０ＵＴ
２での電位に等しくなるよう定められてし・る。従って
、ＳＡレジスタ２２に記憶されているディジタル数が大
き過ぎれば、ＯＵＴ、での電位が負になって比較回路２
８の出力制御信号線路３２におし・て論理値０を生じる
。あるいはまた、ＳＡレジスタ２２に記憶されているデ
ィジタル数が低すぎれば出力ＯＵＴよでの電位が正とな
って出力線路３２において論理値１を生じる。先述のよ
うに、出力線路３２での論理値１は第１の８ビツトの位
相をテストし、ている間にカウンタ６２をして増大せし
むるか、または変換処理の逐次近似部分の間にＪＫフリ
ップフロップ９１な℃・し９４に１をセットせしむる。

要約すると、アナログ入力信号ｖＩＮが２つの主要な段
階により１２ビツトのディジタル表示に変換される。第
１段階では、８ビット並列式Ａ／Ｄ変換器１６が８個の
最も重要なビットを１回に４ビツトずつ同時に計算する
。残りの４ビツトが逐次近似アナログディジタル変換器
１８により計算される。逐次近似変換器は８ビット並列
式Ａ／Ｄ変換器１６により計算された８個の最も重要な
ビット（並列式変換での最大限の不正確さを許容するた
めに適当な値を減算する）から出発して逐次近似レジス
タ２２の残りの４個のビット位置にあらかじめセットさ
れた値を記憶させる。残りの４ビツトを計算する前に、
逐次近似変換器１８が８個の最も重要なビットが正しも
・事を保証するための必要に応じて並列式変換器１Ｇの
８ビツトの結果を増大させる。次に逐次近似変換器１８
がＳＡＲ２’１の出力のアナログ値をアナログ入力信号
Ｖ工、と比較して残りの４個のビット位置の各々をテス
トしかつセットする。

轟然ながら本発明の様々な見地における修正は当業者に
明きらかであり、あるものは研究の後にのみ明きらかと
なりまた他のものは単に型通りの電子設計に関する事柄
である。例えは、変換器１０は単一のモノリシック集積
回路チップとし℃構成可能である。さらに、本発明のア
ナログディジタル変換器では本出願と同−譲渡人所有の
「高性能７　ラッシュアナログディジタル変換器」（１
工ｍｐｒｏｖｅｄ　Ｆ１ａ５ｈ　Ａｎａｌｏｇ　ｔｏ　
ＤｉｇｉｔａｌＣｏｎｖｅｒｔｅｒ　’　）と題するＴ
ｕｎＣＤｏｌｕｃａによる別途出願に開示される変換器
のような他の型の並列式変換器を用し・てもよい。他の
実施例も可能であってその詳細設計は個々の適用に依る
。それ自体として本発明の範囲はここに記述した特定の
実施例に限定されるべきでなく、ただ本特許請求の範囲
とその等個物によってのみ定められるべきである。

【図面の簡単な説明】

第１図は本発明によるアナログディジタル変換器の概略
的なブロック線図、第２図は第１図における変換器の一
部に関するより詳細な概略図、第３図は第１図における
変換器の一部に関するより詳細な概略図、第４図は第２
図と第３図における変換器の様々な信号に関するタイミ
ング図、第５図は第２図におけるディジタルアナログ変
換器に蘭する概略図である。 （符号の説明） １０・・・アナログディジタル変換器、１６・・・８ビ
ット並列式アナログディジタル変換器、１８・・・逐次
近似変換器、２０・・・制御論理装置、２２・・・１２
ビット逐次近似レジスタ、２４・・・全加算器、２６・
・・誤差範囲入力回路、２８・・・比較回路代理人　浅
　村　皓 図面のｌ」ｌ１ｊ）（内容に変更なし）ξ　ν 逗 悠 ゼ ぞ化 １ 益、ｌ Ｄ 手続補正書（方式） 昭和２０年と、月２乙日 特許庁長官殿 １、事件の表示 昭和ｌ、−１年特許願第ユコレし　号 ３、補正をする者 事件との関係　特許出願人 ４、代理人 ５、補正命令の日刊 昭和７０年ぶ月ａ＆日 ６、補正により増加する発明の数 ７、補正の対象 図面 ８、補正の内容　別紙のとおり

Claims (1)

1. 【特許請求の範囲】 （１）アナログ入力信号を複数のより重要なビットと複
   数のより重要でないビットを含むｎビットを有するディ
   ジタル表示に変換するアナログディジタル変換器であっ
   て アナログ入力信号を適当なディジタル表示に変換するた
   めに、アナログ信号に関連する抵抗で電圧を比較するた
   めの比較器を各々有する複数の直列に接続された抵抗と
   、ディジタル表示のより重要なビットを与えるべく該比
   較器の出力をエンコードするエンコーダ装置とを含むフ
   ラッシュアナログディジタル変換器と、 ｎビットのディジタル表示を記憶するために該フラッシ
   ュ変換器装置により与えられる複数のより重要なビット
   を記憶するための桁と複数のより該レジスタに記憶され
   たｎビットディジタル表示のアナログ値をアナログ入力
   信号と比較し、前記の比較に従って１つの出力を与える
   ための比較装置と、 ｎビットディジタル表示のアナログ値がアナログ入力信
   号と実質的に等しくなるように該レジス更すべく酸比較
   装置に応答する装置と、を含む該レジスタに記憶される
   ビットがアナログ入力信号のｎビットディジタル表示す
   ることを特徴とするアナログディジタル変換器。 （２）　特許請求の範囲第１項記載において、前記より
   重要なビットを該レジスタに記憶させるに先立ってあら
   かじめ定められた量をより重要なビットから減算するた
   めの装置をさらに含み、減算される量が該フラッシュ変
   換器装置の期待される正確さの関数となっているアナロ
   グディジタル変換器。 （３）特許請求の範囲第２項記載において、前記ディジ
   タル表示のアナログ値がアナログ入力信号よるべく該比
   較装置に応答する装置をさらに含むアナログディジタル
   変換器。 （４）特許請求の範囲第１項記載において、前記よす重
   要なビットをレジスタに記憶させるに先立ちあらかじめ
   定められた量をより重要なビットに加算するための装置
   をさらに含み、加算される量が該フラッシュ変換器装置
   の期待される正確さの関数になってし・るアナログディ
   ジタル変換器。 （５）特許請求の範囲第４項記載において、前記ディジ
   タル表示のアナログ値がアナログ入力信号よさせるべく
   該比較器装置に応答する装置をさらに含むアナログディ
   ジタル変換器。 （６）　アナログ入力信号を第１の複数のより重要なビ
   ットと第２の複数のより重要でないビットを含む複数の
   ビットを有するディジタル表示に変換するため島のアナ
   ログディジタル変換器であって、アナログ信号を第１の
   複数のより重要なビットを含む適当なディジタル表示に
   変換すべくアナログ入力信号から第１の複数のビットの
   少な（とも２つを並列式で変換する装置を有する並列式
   アナログディジタル変換器と、 アナログ信号のより重要でないビットを含むディジタル
   表示への変換を完了すべく該並列式アナログディジタル
   変換器に応答し、より重要でない数字を逐次近似アナロ
   グディジタル技術により与える逐次近似アナログディジ
   タル変換器装置と、を含むことを特徴とする高速アナロ
   グディジタル変換器。 （７）　特許請求の範囲第６項記載において、前記該逐
   次近似アナログディジタル変換器装置が第１のを有する
   レジスタ、該逐次近似レジスタに記憶されているディジ
   タル表示のアナログ値をアナログ入力信号と比較するた
   めの比較装置、および該逐比較装置に応答する制御装置
   を含む高速アナログディジタル変換器。 ＜８＋　特許請求の範囲第６項記載におし・て、さらに
   第１の複数のより重要なテストビラトラ与よるべく第１
   のあらかじめ定められた値によって該並列式アナログデ
   ィジタル変換器装置により計算された近似ディジタル表
   示を修正するための装置を含み、前記逐次近似アナログ
   ディジタル変換器装置がさらに第１の複数のより重要な
   テストビットをアナログ入力信号と遂次比較して修正さ
   れた第１の複数のより重要なビットのアナログ値とアナ
   ログ入力信号との差が第６のあらかじめ定められた値よ
   り小さくなるまで必要に応じて第１の複数のより重要な
   テストビットを第２のあらかじめ定められた値で修正す
   るための装置を含んでいる高速マーｌ−ｌ−１）ｆツメ
   ９り４月、亦簸界（９）　４ｔ￥許請求の範囲第８項記
   載において第１の複数のより重要なビットを修正するた
   めの該逐次近似アナログディジタル変換器装置がカウン
   タを含む高速アナログディジタル変換器。 α０）特許請求の範囲算６項記載において、該並列式ア
   ナログディジタル変換器装置が基準電圧、基準電圧に結
   合されて基準電圧を等分に分割する複数の直列接続され
   た抵抗値が％Ｌ、℃・抵抗、アナログ入力信号の電圧を
   関連する抵抗に現れる基準電圧の一部と比較すべく各々
   １つの抵抗に接続された入力とアナログ入力信号に接続
   された入力とを有する複数の比較器、および該比較器の
   出力をエンコードしてアナログ入力信号の近似ディジタ
   ル表示とするエンコーダ装置を含む高速アナログディジ
   タル変換器。 （１１）　アナログ入力信号を第１の複数のより重要な
   ビットと第２の複数のより重要でな（・ビットを含む複
   数のビットを有するディジタル表示に変換するためのア
   ナログディジタル変換器であって、第１と第２の複数の
   ビットを各々記憶すべく第１夕と、 アナログ信号を第１の複数のより重要なビットを含む近
   似ディジタル表示に変換し、その際、第１の複数のビッ
   トのうち少な（とも２つを並列式に計算する並列式アナ
   ログディジクル変換器装置と、該並列式アナログディジ
   タル変換器装置の最大可能誤差妊対応するあらかじめ定
   められた量を該並列式アナログディジタル変換器装置に
   より計算された複数のより重要なビットから減算する装
   置と該逐次近似レジスタに記憶され１こディジクル数の
   アナログ値をアナログ入力信号と比較し、その比較に従
   って比較信号を与える比較装置と、あらかじめ定められ
   た回数で生じる前記比較で該逐次近似レジスタに記憶さ
   れている数のアナログ値がアナログ入力信号より小さい
   場合に該逐次近似レジスタに記憶されている第１の複数
   のビットを逐次増大させ、また該遂次近似レジスタに記
   憶されて℃・る表示のアナログ値とアナログ入力信号く
   該比較装置に応答する制御装置と、 を含むことを特徴とする高速アナログディジタル変換器
   。