JPS5876948A - マイクロコンピユ−タ - Google Patents
マイクロコンピユ−タInfo
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- JPS5876948A JPS5876948A JP56174585A JP17458581A JPS5876948A JP S5876948 A JPS5876948 A JP S5876948A JP 56174585 A JP56174585 A JP 56174585A JP 17458581 A JP17458581 A JP 17458581A JP S5876948 A JPS5876948 A JP S5876948A
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- JP
- Japan
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- output
- rom
- instruction
- decoder
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- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/44—Arrangements for executing specific programs
Landscapes
- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Executing Machine-Instructions (AREA)
- Microcomputers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、！イクロコンビーータの命令体系の改良に関
するもめである。
するもめである。
通常の！イクロコンヒ轟−夕は、 第ｔｇに示ｔように
、パイナリカツンタ岬からなるアドレスデコーダ１．プ
ログラムを格納するＲＯＭ２ 、ＲＯＭ２からの出力を
デコードするインストラクシ■ンデコーダ３．算術論理
ユニット（ＡＬＵ）、アキリルータ（レジスタ）、ＲＡ
Ｍ等からなる演算処理部４．入出力装置５のアーキテク
チャ−を有する。
、パイナリカツンタ岬からなるアドレスデコーダ１．プ
ログラムを格納するＲＯＭ２ 、ＲＯＭ２からの出力を
デコードするインストラクシ■ンデコーダ３．算術論理
ユニット（ＡＬＵ）、アキリルータ（レジスタ）、ＲＡ
Ｍ等からなる演算処理部４．入出力装置５のアーキテク
チャ−を有する。
このようなマイクロコンビエータでは、演算処理部４．
入出力装置５の操作１種々の機能を制御する命令体系が
ＲＯＭ内に格納されているプログラムによ−・て決定さ
れる制御系だけの一つであり、すべての用途に対する応
用が困難であった。特に、その用途に応じたソフトウェ
アの開発が困難であった。
入出力装置５の操作１種々の機能を制御する命令体系が
ＲＯＭ内に格納されているプログラムによ−・て決定さ
れる制御系だけの一つであり、すべての用途に対する応
用が困難であった。特に、その用途に応じたソフトウェ
アの開発が困難であった。
本発明は、前記問題な□゛解消るためになされたもので
あり、その特徴は、アドレスデコーダ、ＲＯＭ、インス
トラクシ■ンデコーダ、演算処理部。
あり、その特徴は、アドレスデコーダ、ＲＯＭ、インス
トラクシ■ンデコーダ、演算処理部。
入出力装置を有するマイクロコンビエータにオイて、Ｒ
ＯＭｔＩ５力を各−路に対する制御信号に毅換するイン
スト−ラクシ曹ンデコードを、入出力装置。
ＯＭｔＩ５力を各−路に対する制御信号に毅換するイン
スト−ラクシ曹ンデコードを、入出力装置。
演算部１部、ＲＯＭ等の出力により修飾するインストラ
クション制御部を備え、このアーキテクチャ−における
命令体系を拡大したことにある。
クション制御部を備え、このアーキテクチャ−における
命令体系を拡大したことにある。
以下、実施例とともに本発明の詳細な説明する。
第２ＷＡは、本発明の一実施例の構成をブロックで示す
図であり、第１１１１ｉに示すものと同−一能を有する
ものは同一記号を付けである。
図であり、第１１１１ｉに示すものと同−一能を有する
ものは同一記号を付けである。
第２図の本実施例は、第１図の通常のマイクロコンビ晶
−夕に、ＲＯＭ２の出力を各−路に対する制ｍｍ−５に
変換するインストラクシ■ンデコーダ３のインストラク
シ■ンデコードを、ＲＯＭ２゜演算処理部４．入出力装
置ｉ５の各データにより修飾するインストラクシｌン制
一部６を付加したものである。なお、第２図において、
７は命令系信号パス、８はデータ系信号パス、９は修飾
用信号パスである。
−夕に、ＲＯＭ２の出力を各−路に対する制ｍｍ−５に
変換するインストラクシ■ンデコーダ３のインストラク
シ■ンデコードを、ＲＯＭ２゜演算処理部４．入出力装
置ｉ５の各データにより修飾するインストラクシｌン制
一部６を付加したものである。なお、第２図において、
７は命令系信号パス、８はデータ系信号パス、９は修飾
用信号パスである。
前記インストラクシ■ン制御ＩＩ＋６は、インストック
シーンデコーダ３を、例えば、ルーチン部層のような演
算を主体とする演算処理主体部と、ビット操作、アナロ
グ・デジタル変換処理、ハードウェア繰作略のプロセラ
賃部に分けて、ＲＯＭ２゜演算処理部４及び入出力処理
装置１５の各データによって選択されるそれぞれめＪ６
１ＩＩＩＩＡ能に最適な修飾制御信号が出力する機構に
なっている。
シーンデコーダ３を、例えば、ルーチン部層のような演
算を主体とする演算処理主体部と、ビット操作、アナロ
グ・デジタル変換処理、ハードウェア繰作略のプロセラ
賃部に分けて、ＲＯＭ２゜演算処理部４及び入出力処理
装置１５の各データによって選択されるそれぞれめＪ６
１ＩＩＩＩＡ能に最適な修飾制御信号が出力する機構に
なっている。
次に、本実施例の動作を説明する。
アドレスデコーダｌの出力によって１０Ｍ２をアクセス
すると、）ＬＱＭ２に格納されているプログラムに基づ
いたデータが出力され、この出力データはインストック
シーンデコーダ３で制御信号（命令儒号）に嶽換される
。この制御信号は、命令系信号パス８を通して各ハード
ウェアの操作制御を行う、この動作は、第１図に示す通
常のマイクロコンビ１−夕の動作と陶じである。
すると、）ＬＱＭ２に格納されているプログラムに基づ
いたデータが出力され、この出力データはインストック
シーンデコーダ３で制御信号（命令儒号）に嶽換される
。この制御信号は、命令系信号パス８を通して各ハード
ウェアの操作制御を行う、この動作は、第１図に示す通
常のマイクロコンビ１−夕の動作と陶じである。
一方、インストックシーン制御部６に入力されるデータ
が、例えば、演算処理部４からのルーチン処理のデータ
であれば、インストックシ曹ンデコーダ３の演算主体部
だけから制御信号が出力するように選択され、その修飾
制御信号が出力される。この修飾制御信号によりインス
トックシーンデコーダ３からＲＯＭ２の幽定制御伽号に
基づいた修飾された新な制御信号が出力され、各７１−
ドウエア操作が制御される。
が、例えば、演算処理部４からのルーチン処理のデータ
であれば、インストックシ曹ンデコーダ３の演算主体部
だけから制御信号が出力するように選択され、その修飾
制御信号が出力される。この修飾制御信号によりインス
トックシーンデコーダ３からＲＯＭ２の幽定制御伽号に
基づいた修飾された新な制御信号が出力され、各７１−
ドウエア操作が制御される。
また、前記人力されるデータが、ＲＯＭ２からのハード
ウェア操作データであれば、インストックシーンデコー
ダ３のプｐジシーサ部のハードウェア操作データに対応
する部分だけから制御信号が出力するように選択され、
その修飾制御信号が出力される。特に、このプロジ轟−
サ部の修飾制御の命令体系は種々前えられ、命令体系を
拡大することができる。
ウェア操作データであれば、インストックシーンデコー
ダ３のプｐジシーサ部のハードウェア操作データに対応
する部分だけから制御信号が出力するように選択され、
その修飾制御信号が出力される。特に、このプロジ轟−
サ部の修飾制御の命令体系は種々前えられ、命令体系を
拡大することができる。
このように、１つのアーキテクチャ−で複数の命令体系
を含有することができ、それｆれ用途に対して最適な命
令体系を持つことができる。
を含有することができ、それｆれ用途に対して最適な命
令体系を持つことができる。
以上説明した如く、本発明によれば、ＲＯＭ出力を各回
路に対する制御信号に変換するインストックシｌンデコ
ードを、ＲＯＭ、演算部ｉｉｓ及び入出力装置のデータ
により修飾するインストックシーン制御部を設け、１つ
のアーキテクチャ−で複数の命令体系を含有することが
できるようにしたので、それ量れ用途に応じた最適な命
令体系が使用でき、ソ７）ウェアの一発も極めて容品に
行うことができる。
路に対する制御信号に変換するインストックシｌンデコ
ードを、ＲＯＭ、演算部ｉｉｓ及び入出力装置のデータ
により修飾するインストックシーン制御部を設け、１つ
のアーキテクチャ−で複数の命令体系を含有することが
できるようにしたので、それ量れ用途に応じた最適な命
令体系が使用でき、ソ７）ウェアの一発も極めて容品に
行うことができる。
ｉｉａｉｍの簡単な説１
第１図は、遥嘗のマイクロコンビ暴−夕のアーキテクチ
ャ−を示す讃、１１２図は、本発−の一実施例の一威を
ブロックで示す図である。
ャ−を示す讃、１１２図は、本発−の一実施例の一威を
ブロックで示す図である。
ｌ・・・アドレスデコーダ、２・・・ＲＯＭ、３・・・
インストラクシ曹ンデコーダ、４・・・演算処理部、５
・・・入出力装置、６・・・インスシラクシロン制御部
、７・・・命令系信号パス、８・・・データ系信号パス
、９・・・修飾用領置バス。
インストラクシ曹ンデコーダ、４・・・演算処理部、５
・・・入出力装置、６・・・インスシラクシロン制御部
、７・・・命令系信号パス、８・・・データ系信号パス
、９・・・修飾用領置バス。
代聰人弁塩士 薄田利幸
第 １ 図
第 ２ 図
Claims (1)
- アドレスデコーダ、ＲＯＭ、インストラクタ１ンデコー
ダ、″演算処理部、入出力装置を有するマイク−コンビ
暴−夕において、＆ＯＭ出力を各１路に対する制御信号
に変換するインストラクションデコードを、入出力装置
、演算処理部、ＲＯＭ等ノ出力により修飾するインスト
ラクション制一部を備えたことを特徴とするマイクロ；
Ｊンビエータ・
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56174585A JPS5876948A (ja) | 1981-11-02 | 1981-11-02 | マイクロコンピユ−タ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56174585A JPS5876948A (ja) | 1981-11-02 | 1981-11-02 | マイクロコンピユ−タ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5876948A true JPS5876948A (ja) | 1983-05-10 |
Family
ID=15981126
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56174585A Pending JPS5876948A (ja) | 1981-11-02 | 1981-11-02 | マイクロコンピユ−タ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5876948A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4880244A (ja) * | 1972-01-31 | 1973-10-27 | ||
| JPS50120536A (ja) * | 1974-03-06 | 1975-09-20 | ||
| JPS5177151A (ja) * | 1974-12-27 | 1976-07-03 | Nippon Electric Co | Maikuromeireikakuchosochi |
-
1981
- 1981-11-02 JP JP56174585A patent/JPS5876948A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4880244A (ja) * | 1972-01-31 | 1973-10-27 | ||
| JPS50120536A (ja) * | 1974-03-06 | 1975-09-20 | ||
| JPS5177151A (ja) * | 1974-12-27 | 1976-07-03 | Nippon Electric Co | Maikuromeireikakuchosochi |
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