JPH0424732B2 - - Google Patents

Description

【発明の詳細な説明】 (イ) 産業上の利用分野 本発明は、複数の割込み要因に対して各々割込
みの許可及び禁止を制御する割込み許可フラグビ
ツトを有するマイクロコンピユータに関する。

(ロ) 従来の技術 一般に、マイクロコンピユータは、外部要因、
タイマー要因等の複数の割込み要因に基いた割込
み機能を備えるが、これら複数の割込み要因に対
処するために、マイクロコンピユータには、各々
の割込み要因に対応した割込み要求フラグ及び割
込み許可フラグが設けられる。そこで、ある割込
み要因が発生すると、その要因に対応する割込み
要求フラグがセツトされるが、この場合、この要
因に対応する割込み許可フラグがセツトされてい
る場合に限り割込みが受け付けられる。

一方、マスタ割込み許可フラグの設けられたマ
イクロコンピユータもある。マスタ割込み許可フ
ラグは、すべての割込みに対する許可及び禁止を
制御するフラグであり、この場合には、割込み要
因の発生によつて割込み要求フラグがセツトされ
たとき、対応する割込み許可フラグ及びマスタ割
込み許可フラグがセツトされている場合に限り割
込みが受け付けられる。

第２図は、上述したマイクロコンピユータのブ
ロツク図であり、割込み要求レジスタ１のａ，
ｂ，ｃが割込み要因Ａ，Ｂ，Ｃに対応する割込み
要求フラグとして使用され、割込み許可レジスタ
２のa′，b′，c′が割込み要因Ａ，Ｂ，Ｃに対応す
る割込み許可フラツグとして使用される。割込み
要求フラグａ，ｂ，ｃの各出力と割込み許可フラ
グa′，b′，c′の各出力は、各々ANDゲート３，
４，５に印加され、ANDゲート３，４，５の出
力は割込み制御回路６に印加される。また、割込
み許可レジスタ２のd′は、マスタ割込み許可フラ
グとして用いられ、該割込み許可フラグd′の出力
は、割込み制御回路６の出力と共にANDゲート
７に印加され、ANDゲート７の出力が割込み信
号INTとして出力される。更に、割込み要求レ
ジスタ１及び割込み許可レジスタ２は、バスライ
ン８に接続されてデータのセツト及び読み出しが
為される。特に、割込み許可レジスタ２の書き込
み及び読み出しは、フラグセツト命令及びフラグ
セツト命令の実行時に印加される制御信号EI及
びDIによつて為される。

上述のマイクロコンピユータと同様の構成は、
本願出願人が昭和60年３月１日に発行したマイコ
ン資料シリーズNo.12B「LC5800シリーズユーザー
ズマユアル」の第40頁に記載されている。

(ハ) 発明が解決しようとする問題点 しかしながら、第２図のマイクロコンピユータ
に於いては、割込み許可レジスタ２は４ビツトで
構成されるため、割込み許可レジスタ２内にマス
タ割込み許可フラグd′が設けられると、割込み要
因に対応する割込み許可フラグは３ビツトに制限
される。更に、割込み要求フラグも３ビツトとな
るため、４ビツトから構成される割込み要求レジ
スタ１の１ビツトが空いてしまい、割込み要求レ
ジスタ１の使用効率が悪くなる。また、マスタ割
込み許可フラグを割込み許可レジスタ２以外の部
分に独立して設けた場合には、割込み要因を増す
ことができるが、マスタ割込み許可フラグをセツ
ト及びリセツトする命令が必要となる。

(ニ) 問題点を解決するための手段 本発明は、上述した点に鑑みて為されたもので
あり、割込み要因に対応する割込み許可フラグと
マスタ割込み許可フラグとを個別に設けると共
に、割込み許可フラグのセツト及びリセツト命令
のオペランドが割込み許可フラグの内容に影響を
与えない内容であることを検出する手段を設け、
該手段によりマスタ割込み許可フラグのセツト及
びリセツトをすることにより、命令の追加をする
ことなくマスタ割込み許可フラグのセツト及びリ
セツトを可能としたものである。

(ホ) 作用 上述の手段によれば、割込み許可フラグのセツ
トあるいはセツト命令が実行されると、そのオペ
ランドで指定された割込み許可フラグのセツトあ
るいはリセツトが実行されるが、オペランドが割
込み許可フラグを指定しない内容、例えば４ビツ
トのオペランドの各ビツトが“０”の場合には、
検出手段がすべて“０”をあることを検出し、そ
の検出出力によつてマスタ割込み許可フラグのセ
ツト及びリセツトが為される。即ち、割込み許可
フラグのセツト及びリセツト命令を用いてマスタ
割込み許可フラグのセツト及びリセツトを行なう
ものである。

(ヘ) 実施例 第１図は本発明の実施例を示すブロツク図であ
る。割込み要求レジスタ９は４ビツトから構成さ
れ、各々ａ，ｂ，ｃ，ｄは割込み要因Ａ，Ｂ，
Ｃ，Ｄに対応した割込み要求フラグとして使用さ
れ、また、割込み許可レジスタ１０も４ビツトか
ら構成され、各々a′，b′，c′，d′は割込み要因Ａ，
Ｂ，Ｃ，Ｄに対応した割込み許可フラグとして使
用される。これらの割込み要求フラグａ，ｂ，
ｃ，ｄの各出力と割込み許可フラグa′，b′，c′，
d′の各出力は、各々ANDゲート１１，１２，１
３，１４に印加され、ANDゲート１１，１２，
１３，１４の出力は割込み制御回路１５に印加さ
れる。割込み制御回路１５は、各々の割込み要因
に対して優先順位を設定すると共に各割込み要因
に対応する割込みベクターアドレスを作成し、割
込み信号INT′を出力する。

一方、マスタ割込み許可フラグ１６、割込み許
可レジスタ１０及び割込み要求レジスタ９とは別
に設けられ、その出力は割込み制御回路１５の割
込み信号INT′と共にANDゲート１７に印加さ
れ、ANDゲート１７の出力が割込み信号INTと
してマイクロコンピユータ内部に供給される。

ところで、インストラクシヨンデコーダ１８
は、プログラムメモリ（図示せず）から順次読み
出されて印加される命令コードを入力し、そのコ
ードが指示する命令が何であるかを解読するもの
であり、命令が指示する動作を実行するために各
種の制御信号を出力する。ここで、割込み許可レ
ジスタ１０の操作する命令、即ち、割込み許可フ
ラグセツト命令DIX（ニーモニツク）あるいは割
込み許可フラグセツト命令EIX（ニーモニツク）
がインストラクシヨンデコーダ１８に印加される
と、インストラクシヨンデコーダ１８からは制御
信号EIあるいはDIが出力される。この、命令
EIX及びDIXに於いて、Ｘで表わされる部分は、
４ビツトで構成されるオペランドであり、16進数
で表現される。このオペランドは、割込み許可レ
ジスタ１０のセツトあるいはリセツトするビツト
を表現するものであり、例えば、Ｘが“１”であ
れば割込み許可フラグa′で、Ｘが“２”であれば
割込み許可フラグb′Xが“３”であれば割込み許
可フラグa′及びb′が指定される。

また、命令コードに含まれる４ビツトのオペラ
ンドは、ゼロ検出回路１９に供給され、命令EIX
あるいはDIXがインストラクシヨンデコーダ１８
で解読された際にオペランドＸが“０”であるか
否か判定され、“０”であることが検出されると
検出出力MAが出力される。検出出力MAは、イ
ンストラクシヨンデコーダ１８から出力される制
御信号EIが印加されたANDゲート２０と、制御
信号DIが印加されたANDゲート２１に印加され
る。このANDゲート２０の出力は、マスタ割込
み許可フラグ１６のセツト端子に接続され、
ANDゲート２１の出力はリセツト端子に接続さ
れる。一方、インストラクシヨンデコーダ１８の
制御信号EI及びDIは、ORゲート２２を介して割
込み許可レジスタ１０に印加され、４ビツトのバ
スライン２３に送出されたデータを割込み許可レ
ジスタ１０に書き込むように制御する。

従つて、オペランドが“０”でない割込み許可
フラグセツト命令EIXあるいは割込み許可フラグ
リセツト命令DIXが、インストラクシヨンデコー
ダ１８で解読された場合には、ゼロ検出回路１９
の検出出力MAは、“０”レベルとなるため、
“１”レベルとなる制御信号EIあるいはDIは、
ORゲート２２を介して割込み許可レジスタ１０
にデータの書き込みを指示する。このとき、セツ
ト命令EIXであつたときには、それまで割込み許
可レジスタ１０に保持されていた４ビツトのデー
タとオペランドＸの論理和を演算回路（図示せ
ず）で予め演算し、その結果をバスライン２３に
送出しておく。これにより、オペランドＸで指定
された割込み許可フラグがセツトされる。一方、
リセツト命令DIXであつたときには、割込み許可
レジスタ１０に保持されていた４ビツトのデータ
を反転したデータとオペランドＸの論理積を演算
回路で予め演算し、その結果をバスライン２３に
送出しておく。これにより、オペランドＸで指定
された割込み許可フラグがリセツトされる。尚、
この演算動作は、命令EIXあるいはDIXが実行さ
れるインストラクシヨンサイクルの前半でインス
トラクシヨンデコーダ１８の制御信号に基づいて
自動的に実施される。

また、オペランドＸが“０”の命令EIXが実行
された場合には、インストラクシヨンデコーダ１
８の制御信号EI及びゼロ検出回路１９の検出出
力MAが“１”レベルとなるため、ANDゲート
２０の出力によりマスタ割込み許可フラグ１６が
セツトされる。一方、オペランドＸが“０”の命
令DIXが実行された場合には、インストラクシヨ
ンデコーダ１８の制御信号DI及びゼロ検出回路
１９の検出出力MAが“１”レベルとなるため、
NANDゲート２１の出力によりマスタ割込み許
可フラグ１６がリセツトされる。このような、命
令EIXあるいはDIXが実行された場合、検出出力
MAと共に制御信号EIあるいはDIが“１”レべ
ルとなり、割込み許可レジスタ１０の書き込み動
作が実施されるが、このとき、割込み許可レジス
タ１０に保持されていたデータとオペランドＸの
“０”のデータとを演算回路で前述の如く演算し
た結果は、それまで割込み許可レジスタ１０に保
持されていたデータと変化しない為、各割込み許
可フラグa′，b′，c′，d′の状態は変わらない。

このようにマスタ割込み許可フラグ１６を独立
して個別に設けても、割込み許可フラグのセツト
命令EIX及びリセツト命令DIXのオペランドＸ
に、割込み許可フラグa′，b′，c′，d′の内容を変
えない数値“０”を入れることにより、マスタ割
込み許可フラグ１６のセツト及びリセツトを行な
うことができる。

(ト) 発明の効果 上述の如く、本発明によれば、割込み要求フラ
グを割込み要求レジスタの構成ビツト数に増すこ
とが可能であり、レジスタの利用効率が向上する
ものであり、更に、マスタ割込み許可フラグのセ
ツト及びリセツトが割込み許可フラグのセツト及
びリセツト命令と共通となるため、命令数を増す
必要もなくなる。よつて、使い易いマイクロコン
ピユータが得られる利点を有している。

【図面の簡単な説明】

第１図は本発明の実施例を示すブロツク図、第
２図は従来例を示すブロツク図である。 ９……割込み要求レジスタ、１０……割込み許
可レジスタ、１１乃至１４……ANDゲート、１
５……割込み制御回路、１６……マスタ割込み許
可フラグ、１７……ANDゲート、１８……イン
ストラクシヨンデコーダ、１９……ゼロ検出回
路、２０，２１……ANDゲート、２２……ORゲ
ート、２３……バスライン。

Claims (1)

【特許請求の範囲】
1. １ 複数の割込み要求に対応する複数の割込み許
   可フラグビツトと、前記複数の割込み要求のすべ
   てに対して割込みの許可及び禁止を制御するマス
   タ割込み許可フラグと、前記複数の割込み許可フ
   ラグビツトと同数のオペランドを有し該オペラン
   ドで指示される前記割込み許可フラグビツトをセ
   ツトあるいはリセツトする命令を備えたマイクロ
   コンピユータに於いて、前記複数の割込み許可フ
   ラグビツトとマスタ割込み許可フラグとを個別に
   設けると共に前記命令のオペランドが割込み許可
   フラグに影響を与えない内容であることを検出す
   る手段を設け、該手段により前記マスタ割込み許
   可フラグをセツトあるいはリセツトすることを特
   徴とするマイクロコンピユータ。