JPS5877096A - プログラマブル・リ−ド・オンリ・メモリ素子 - Google Patents
プログラマブル・リ−ド・オンリ・メモリ素子Info
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- JPS5877096A JPS5877096A JP56172539A JP17253981A JPS5877096A JP S5877096 A JPS5877096 A JP S5877096A JP 56172539 A JP56172539 A JP 56172539A JP 17253981 A JP17253981 A JP 17253981A JP S5877096 A JPS5877096 A JP S5877096A
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- JP
- Japan
- Prior art keywords
- wiring layer
- layer
- current
- prom
- melting point
- Prior art date
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- Pending
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01H—ELECTRIC SWITCHES; RELAYS; SELECTORS; EMERGENCY PROTECTIVE DEVICES
- H01H85/00—Protective devices in which the current flows through a part of fusible material and this current is interrupted by displacement of the fusible material when this current becomes excessive
- H01H85/02—Details
- H01H85/04—Fuses, i.e. expendable parts of the protective device, e.g. cartridges
- H01H85/041—Fuses, i.e. expendable parts of the protective device, e.g. cartridges characterised by the type
- H01H85/046—Fuses formed as printed circuits
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W20/00—Interconnections in chips, wafers or substrates
- H10W20/40—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes
- H10W20/49—Adaptable interconnections, e.g. fuses or antifuses
- H10W20/493—Fuses, i.e. interconnections changeable from conductive to non-conductive
Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
く技術分野〉
本発明は、プロダツマプル拳す−Ｐ参オンリ・メ毫り素
子（以下、ＦＲＯＭ素子という。）Ｋ係り、特にオープ
ン方式（溶断方式）のＦＲＯＭ素子に関するものである
。
子（以下、ＦＲＯＭ素子という。）Ｋ係り、特にオープ
ン方式（溶断方式）のＦＲＯＭ素子に関するものである
。
〈従来技術〉。
近年、ＦＲＯＭ素子を含む半導体Ｌ８Ｉの進歩とともに
その需要が増大しつつある。ＰＲＯＭ素子の場合、単に
ＦＲＯＭ−Ｌ８Ｉとしてだけでなく、メモリＩＪＩＩや
論１１１ＪＩのいわゆるりＩンｔンシイ（Ｒａｄｕｎ−
ｄａｎ＠ｙ ！ 冗長度）回路、すなわち不良救済回路
に利用されつつある。
その需要が増大しつつある。ＰＲＯＭ素子の場合、単に
ＦＲＯＭ−Ｌ８Ｉとしてだけでなく、メモリＩＪＩＩや
論１１１ＪＩのいわゆるりＩンｔンシイ（Ｒａｄｕｎ−
ｄａｎ＠ｙ ！ 冗長度）回路、すなわち不良救済回路
に利用されつつある。
従来のＰＩＩＯＭ素子の代表的なものとしては、■ Ｉ
イオーＰのＰＮ接合に過大電流を流すことによりＰＮ接
合間をシ璽−トさせて書込みを行う接合シ璽−ト方式の
もの、 ■ ７エーズ素子に電流を流して溶断するととＫより書
込みを行う電流７工−ズ方式のもの、■ ７エーズ素子
をレーザ光線により切断して書込みを行うレーザフェー
ズ方式のもの、が５ある。
イオーＰのＰＮ接合に過大電流を流すことによりＰＮ接
合間をシ璽−トさせて書込みを行う接合シ璽−ト方式の
もの、 ■ ７エーズ素子に電流を流して溶断するととＫより書
込みを行う電流７工−ズ方式のもの、■ ７エーズ素子
をレーザ光線により切断して書込みを行うレーザフェー
ズ方式のもの、が５ある。
このうち、■の接合シ冒−ト方式ＰＩｔＯＭ素子および
■の電流フェーズ方式ＦＲＯＭ素子は、共にプログラム
するのに非常に大きな電流を必要とする。
■の電流フェーズ方式ＦＲＯＭ素子は、共にプログラム
するのに非常に大きな電流を必要とする。
例えば、必要とするプロ／２ム電流の具体的数値を示す
と、■の接合シｌ−ト方式では約１００−）。
と、■の接合シｌ−ト方式では約１００−）。
■の電流フェーズ素子では数１０ （ｍＡ）が必要であ
る。このような大きな電流を駆動するためには、通常１
．高増幅度の２イ４−ラトランジスタが必要となる。ま
た、ｆｌ・Ｌ８ＩにかかるＰＲＯＭ素子を適用するには
、非常に大きなチャネル幅の電流駆動用ＭＤ８ ）ラン
ジスタが必要となり、したがって大きな面積が占有され
てしまうこととなる。このようなことから、上記■およ
び■の方式のＰＲＯＭ素子では高集積化が困難であった
。
る。このような大きな電流を駆動するためには、通常１
．高増幅度の２イ４−ラトランジスタが必要となる。ま
た、ｆｌ・Ｌ８ＩにかかるＰＲＯＭ素子を適用するには
、非常に大きなチャネル幅の電流駆動用ＭＤ８ ）ラン
ジスタが必要となり、したがって大きな面積が占有され
てしまうこととなる。このようなことから、上記■およ
び■の方式のＰＲＯＭ素子では高集積化が困難であった
。
一方、■のレーザフェーズ方式のＰＲＯＭ素子の場合、
レーザ光線を用いて所定のゾｐダラム位置を切断すると
とＫよりプ田グラムするわけ受あるが、レーザ光線を当
てる位置は非常に接近してお 。
レーザ光線を用いて所定のゾｐダラム位置を切断すると
とＫよりプ田グラムするわけ受あるが、レーザ光線を当
てる位置は非常に接近してお 。
す、したがって高精度の自動位置検出装置が必要となる
など高価なプロダラ（ンダ装置が必要となる。− かかる状況下にあって、ＰＲＯＭ素子とし【は最も代表
的な■の電流７工−メ方式のＰＲＯＭ素子は、上述の如
き欠点を有するもののプログラム処理は最も簡便であり
、そのメリットはＦＲＯＭ素子活用に当って十分評価に
値する。そこで、電流フェーズ方式につき検討する。
など高価なプロダラ（ンダ装置が必要となる。− かかる状況下にあって、ＰＲＯＭ素子とし【は最も代表
的な■の電流７工−メ方式のＰＲＯＭ素子は、上述の如
き欠点を有するもののプログラム処理は最も簡便であり
、そのメリットはＦＲＯＭ素子活用に当って十分評価に
値する。そこで、電流フェーズ方式につき検討する。
第１図は従来の電流フェーズ方式の７具−ズ素子部を示
した図であり、（ａ）はその等価回路、（ｂ）は平面的
にみた構造図である。（１）の等価回路において、端子
１．２間に電流を流すと７二−ズ素子Ｆが溶断し、この
溶断によってゾ四ダラ建ンダがされたこととなる。（ｂ
）の構造図においズ、フェーズ素子Ｆは、例えば多結晶
シリプン層で形成される。
した図であり、（ａ）はその等価回路、（ｂ）は平面的
にみた構造図である。（１）の等価回路において、端子
１．２間に電流を流すと７二−ズ素子Ｆが溶断し、この
溶断によってゾ四ダラ建ンダがされたこととなる。（ｂ
）の構造図においズ、フェーズ素子Ｆは、例えば多結晶
シリプン層で形成される。
フェーズ素子Ｆの端部５，６は、アルζ蟲りム（以下、
ＡＩと略記する。）配線７．８とコンタクトをとるため
に１７エーズ素子ＦＫ対し相対的に広げて設けられてい
る。端部５，６には；ンタクト穴３，４が設けられ、こ
の穴においてＭ配線７゜８と接続されている。
ＡＩと略記する。）配線７．８とコンタクトをとるため
に１７エーズ素子ＦＫ対し相対的に広げて設けられてい
る。端部５，６には；ンタクト穴３，４が設けられ、こ
の穴においてＭ配線７゜８と接続されている。
このような従来のＰＲＯＭ素子は上述した欠点（高集積
化の困難性）ｋ加え、さらに詳しくは通電による溶断と
いう点に基づきフェーズ素子Ｆの設計性、加量性、信頼
性にも問題がある。つまり、かかる問題は、第１にフェ
ーズ素子の溶断メカニズムが十分に解明されていないこ
と、菖２に７二−ズ素子をその融層以上に加熱する必要
があることから７：Ｌ−ズ素子周囲に熱ダメージを与え
ること、などから引起こされるものである。
化の困難性）ｋ加え、さらに詳しくは通電による溶断と
いう点に基づきフェーズ素子Ｆの設計性、加量性、信頼
性にも問題がある。つまり、かかる問題は、第１にフェ
ーズ素子の溶断メカニズムが十分に解明されていないこ
と、菖２に７二−ズ素子をその融層以上に加熱する必要
があることから７：Ｌ−ズ素子周囲に熱ダメージを与え
ること、などから引起こされるものである。
〈発明の目的〉
そこで、本発明は、上述した如き欠点を解消するととも
に、高密度性に優れ、ゾログラムに要する電流を小さく
することができ、信頼性に優れ、かつ設計余裕度の高い
ＰＲＯＭ素子を提供することを目的とする。、 〈発明の構成の概要〉 上記目的を達成するために、本発明によるＰＲＯＭ素子
は、通電により発熱する導電性の第１の物質よりなる第
１の配線層上に、絶縁膜（薄膜）を介して、第１の物質
より低融点であって第１の配線層の発熱により溶融する
第２の配線層を交叉して重ね合わせてなる。
に、高密度性に優れ、ゾログラムに要する電流を小さく
することができ、信頼性に優れ、かつ設計余裕度の高い
ＰＲＯＭ素子を提供することを目的とする。、 〈発明の構成の概要〉 上記目的を達成するために、本発明によるＰＲＯＭ素子
は、通電により発熱する導電性の第１の物質よりなる第
１の配線層上に、絶縁膜（薄膜）を介して、第１の物質
より低融点であって第１の配線層の発熱により溶融する
第２の配線層を交叉して重ね合わせてなる。
このような構造によれば、フェーズ素子は第２の配線層
によって形成され、発熱体（ヒータ）となる第１の配線
層にプログラミング電流を流すことにより熱が発生し、
その熱が絶縁膜を介してフェーズ素子である第２の配線
層を加熱するＯこの加熱により第２の配線層は第１の配
線層との交叉部において溶断し、プ田グラムが完了する
。
によって形成され、発熱体（ヒータ）となる第１の配線
層にプログラミング電流を流すことにより熱が発生し、
その熱が絶縁膜を介してフェーズ素子である第２の配線
層を加熱するＯこの加熱により第２の配線層は第１の配
線層との交叉部において溶断し、プ田グラムが完了する
。
このとき、第２の物質は第１の物質より低融点であって
第１配線層の発熱によって容易に溶融し、しかもその溶
融は局所的に生せしめる程度でよいから、ゾシグラオン
グ電流は少なくてよく、がっ、発熱も少なくてよい。し
たがって、周囲への熱的ダメージを抑制することができ
るから高密度化が可能となる。また、プログラミング処
理を駆動するトランジスタも小容量のものでよいことか
ら高密度化、すなわち高集積化に寄与する。
第１配線層の発熱によって容易に溶融し、しかもその溶
融は局所的に生せしめる程度でよいから、ゾシグラオン
グ電流は少なくてよく、がっ、発熱も少なくてよい。し
たがって、周囲への熱的ダメージを抑制することができ
るから高密度化が可能となる。また、プログラミング処
理を駆動するトランジスタも小容量のものでよいことか
ら高密度化、すなわち高集積化に寄与する。
〈発明の実施例〉
以下、本発明を図示する実施例に基づいて説明する。
〔構成〕 第２図は本発明によるＦＲＯＭ素子の実施例
の要部を示す平面図、第３図はその璽−璽断面図、第４
図はＷ−Ｗ断面図を示している。
の要部を示す平面図、第３図はその璽−璽断面図、第４
図はＷ−Ｗ断面図を示している。
半導体基板１０上には、例えば酸化シリコン膜または窒
化シリコン膜等からなる絶縁膜加が成長されている（第
３図、第４図）。
化シリコン膜等からなる絶縁膜加が成長されている（第
３図、第４図）。
絶縁膜９上には、厚さ約８０００Ａの一形又は？形の低
抵抗多結晶シリフンからなる第１の配線層Ｉが帯状ＫＡ
ターン化されている。この第１配線層（資）に用いられ
る物質としては、その他に高融点金属（Ｍ＠、 Ｐｔ、
Ｗ、 ＴＩ、 Ｔａ等）又はそのシリサイＰ（硅化物
）を用いることができ、さらｋは単結晶シリコンを用い
てもよい。
抵抗多結晶シリフンからなる第１の配線層Ｉが帯状ＫＡ
ターン化されている。この第１配線層（資）に用いられ
る物質としては、その他に高融点金属（Ｍ＠、 Ｐｔ、
Ｗ、 ＴＩ、 Ｔａ等）又はそのシリサイＰ（硅化物
）を用いることができ、さらｋは単結晶シリコンを用い
てもよい。
第１配線層（資）上には、例えば酸化シリコン膜又は窒
化シリコン膜またはこれらの二層膜等よりなる絶縁膜伯
が約数百Ｘの厚さで設けられ【いる（第３図、第４図）
。
化シリコン膜またはこれらの二層膜等よりなる絶縁膜伯
が約数百Ｘの厚さで設けられ【いる（第３図、第４図）
。
この絶縁膜４０を介して第１配線層（至）上には、厚さ
約５ｏｏｏ！の第２配線層父が第１配線層Ｉと交叉する
ように蒸着等の手段により重ね合わせて配設されている
。
約５ｏｏｏ！の第２配線層父が第１配線層Ｉと交叉する
ように蒸着等の手段により重ね合わせて配設されている
。
なお、第１配線層Ｉの両端部にはそれぞれ接点領域６０
．６０が設けられ、この接点領域ωにおいて電極７０．
７０に接続され【いる。この電極７０は第１配線層（９
）にプロゲラ電ング電流を供給するためのものである。
．６０が設けられ、この接点領域ωにおいて電極７０．
７０に接続され【いる。この電極７０は第１配線層（９
）にプロゲラ電ング電流を供給するためのものである。
以上のように構成されるＦＲＯＭ素子はプログラミング
処理の後従述するようにパッジページ冒ン用の保饅膜閏
により覆われることとなる。
処理の後従述するようにパッジページ冒ン用の保饅膜閏
により覆われることとなる。
〔ゾ四グラム動作〕 次に１以上の構成からなるＦＲＯ
Ｍ素子のゾ四グツム動作について説明する。
Ｍ素子のゾ四グツム動作について説明する。
プロダツ電ングは第１配線層３０に数ｍＡの電流を流す
ととｋより行われる。第１配線層Ｉはこのプａ／ｌｓン
グ電流の通電により発熱し、発熱体（ヒータ）として作
用する。発生した熱は絶縁膜４０ｆ：介して第２配線層
（資）の交叉部（イ）を加熱する。
ととｋより行われる。第１配線層Ｉはこのプａ／ｌｓン
グ電流の通電により発熱し、発熱体（ヒータ）として作
用する。発生した熱は絶縁膜４０ｆ：介して第２配線層
（資）の交叉部（イ）を加熱する。
ここで、注意すべきは第１配線層Ｉ自体の融点（例えば
、１４２０℃）に達しないよう電流をコントロールする
ことである。
、１４２０℃）に達しないよう電流をコントロールする
ことである。
このような第１配線層３０による加熱によって、絶縁腹
切が介在しているとしても交叉部美における第２配線層
の融点（６６０℃）以上まで温度上昇が可能である。こ
れにより、交叉部頭は溶融し、表面張力によって第５図
に示すように第２配線層５０を断線せしめ、第２配線層
団の電気抵抗を短絡状態からはとんと無限大の開放状態
にすることができる。こうして、ゾログラ人前とゾログ
ラ人前とでは、電気抵抗値を１Ω以下から１０１６Ω以
上へと変化させることができる。
切が介在しているとしても交叉部美における第２配線層
の融点（６６０℃）以上まで温度上昇が可能である。こ
れにより、交叉部頭は溶融し、表面張力によって第５図
に示すように第２配線層５０を断線せしめ、第２配線層
団の電気抵抗を短絡状態からはとんと無限大の開放状態
にすることができる。こうして、ゾログラ人前とゾログ
ラ人前とでは、電気抵抗値を１Ω以下から１０１６Ω以
上へと変化させることができる。
以上のようにしてゾ四グラムされたのち、第１配線層美
、第２配線層父上には／ｌツシベーション用の保瞳膜（
リンガラス膜）が１μｍの厚さにて付着される（第５図
）。
、第２配線層父上には／ｌツシベーション用の保瞳膜（
リンガラス膜）が１μｍの厚さにて付着される（第５図
）。
次に、以上のＦＲＯＭ素子の等価回路を第６図（ａ）（
ｂ） Ｋ示す、（ａ）はゾログラ人前の短絡状態におけ
るＦＲＯＭ素子を示し、（ｂ）はゾログラ人前の開放状
態におけるＦＲＯＭ素子を示し【いる０図中、Ｈは第１
配線層Ｉに相当する発熱体、Ｆは＃Ｉ２Ｉ２配線層相当
するフェーズ素子を示している。
ｂ） Ｋ示す、（ａ）はゾログラ人前の短絡状態におけ
るＦＲＯＭ素子を示し、（ｂ）はゾログラ人前の開放状
態におけるＦＲＯＭ素子を示し【いる０図中、Ｈは第１
配線層Ｉに相当する発熱体、Ｆは＃Ｉ２Ｉ２配線層相当
するフェーズ素子を示している。
以上の説明では単一のＦＲＯＭ素子について説明したが
、このＦＲＯＭ素子を複数用いることによりメモリセル
アレイを構成できる。第７図に、ＦＲＯＭ素子を行列配
列したメモリセルアレイの例を示す。
、このＦＲＯＭ素子を複数用いることによりメモリセル
アレイを構成できる。第７図に、ＦＲＯＭ素子を行列配
列したメモリセルアレイの例を示す。
プログラムするにはＲ１ｅｌ’ｘｅ・・・、ＲｉとＣ１
，ｃ！、・・・。
，ｃ！、・・・。
Ｃ４の組み合せを選択し、ＲとＣＭＫ電圧を印加すると
とｋより任意の７二−ズ素子’ｔｉｅ開放して行う、各
７ユーズ素子ＩＰ１ｊの端子（ｌｊ、）、（Ｓｊ、）は
それぞれ他のび１回路部に接続され、メモリ素子と・し
て利用に供せられる。なお、第７図はゾログラム前の状
態を示している。
とｋより任意の７二−ズ素子’ｔｉｅ開放して行う、各
７ユーズ素子ＩＰ１ｊの端子（ｌｊ、）、（Ｓｊ、）は
それぞれ他のび１回路部に接続され、メモリ素子と・し
て利用に供せられる。なお、第７図はゾログラム前の状
態を示している。
〈発明の効果〉
以上の通り、本発明によれば、フェーズ素子（第２の配
線層）とゾルグラ建ング電流を流す発熱体（第１の配線
層）とは絶縁膜を介して絶縁分離されているため、７ニ
ーズ素子はこれを利用するＬ８Ｉ回路に接続したままの
状態で７二−メ素子自身に通電することなくプログラム
することができる。この点において、従来の電流７工−
ズ方式のようにフユーズ素子に直接通電してプ〒グラム
を行うものとは異なり、ＦＲＯＭ素子活用上の自由度を
増大し５る。
線層）とゾルグラ建ング電流を流す発熱体（第１の配線
層）とは絶縁膜を介して絶縁分離されているため、７ニ
ーズ素子はこれを利用するＬ８Ｉ回路に接続したままの
状態で７二−メ素子自身に通電することなくプログラム
することができる。この点において、従来の電流７工−
ズ方式のようにフユーズ素子に直接通電してプ〒グラム
を行うものとは異なり、ＦＲＯＭ素子活用上の自由度を
増大し５る。
また、プログラミンダミ流は発熱体となる第１配線層に
対し、７：ｓ−一ズ素子となる第２配線層を溶融させる
に必要な温度（例えば、６６０℃）以上に加熱するため
の電流を流せばよ（、一般にはａｍム以下と従来の電流
７ｓＬ−メ方式の場合に比べて約１７０で十分である。
対し、７：ｓ−一ズ素子となる第２配線層を溶融させる
に必要な温度（例えば、６６０℃）以上に加熱するため
の電流を流せばよ（、一般にはａｍム以下と従来の電流
７ｓＬ−メ方式の場合に比べて約１７０で十分である。
したがって、プロダラ建ング電流のＰライゾ素子（トラ
ンジスタ）Ｋ小容量のものが使殿るから高密度化が可能
となる。
ンジスタ）Ｋ小容量のものが使殿るから高密度化が可能
となる。
また、発熱体に要求される温度が低いので周囲への熱的
Ｉメークも従来の電流フユーズ方式に比べて著しく低減
化でき、ＦＲＯＭ素子の微細化、高密度化に適している
。
Ｉメークも従来の電流フユーズ方式に比べて著しく低減
化でき、ＦＲＯＭ素子の微細化、高密度化に適している
。
第１図は従来電流溶断形フユーズ素子を示すもので、（
１）はその等価回路図、（ｂ）はその平面図、第２図は
本発明によるＦＲＯＭ素子の要部構造を示す平面図、 第３図は第２図におけるＷ−Ｗ断面図、第４図は第２図
におけるＭ−Ｖｌ断面図、第５図は本発明によるＦＲＯ
Ｍ素子のプログラム後の状態を示す断面図、 第６図は本発明によるＦＲＯＭ素子の等価回路図Ｔ、
（ａ）はプログ２ム前の状態を示す回路図、（ｂ）はプ
ログラム後の状態を示す回路図、 第７図は本発明によるＦＲＯＭ素子を用いた行列メモリ
セルアレイの例を示す等価回路図である。 Ｉ・・・第１配線層、切・・・絶縁膜、聞・・・＃！２
配線層、美・・・交叉部。 出願人代理人 猪 股 清 第１図 第２図 ■ コー １」
１）はその等価回路図、（ｂ）はその平面図、第２図は
本発明によるＦＲＯＭ素子の要部構造を示す平面図、 第３図は第２図におけるＷ−Ｗ断面図、第４図は第２図
におけるＭ−Ｖｌ断面図、第５図は本発明によるＦＲＯ
Ｍ素子のプログラム後の状態を示す断面図、 第６図は本発明によるＦＲＯＭ素子の等価回路図Ｔ、
（ａ）はプログ２ム前の状態を示す回路図、（ｂ）はプ
ログラム後の状態を示す回路図、 第７図は本発明によるＦＲＯＭ素子を用いた行列メモリ
セルアレイの例を示す等価回路図である。 Ｉ・・・第１配線層、切・・・絶縁膜、聞・・・＃！２
配線層、美・・・交叉部。 出願人代理人 猪 股 清 第１図 第２図 ■ コー １」
Claims (1)
- 【特許請求の範囲】 １、通電によって発熱する導電性の第１の物質よりなる
第１の配線層と、 前記第１の物質より低融点を有し、第１の配線層の発熱
によって溶融する第２の物質よりなる第２の配線層とを
備え、 前記第１の配線層と第２の配線層とが絶縁膜を介して交
叉状に重ね合わせられていることを特徴とするプログラ
マゾル・リーＰ・オンリ・メモリ素子。 ２、特許請求の範囲第１項記載の素子において、第１の
物質は低抵抗の多結晶シリコンであることを特徴とする
ゾロ／９ｆｆプル拳リーＰ・オンリ・メモリ素子。 ３、特許請求の範囲第１項記載の素子において、第１の
物質は高融点金属又は高融点金属のシリサイドであるこ
とを特徴とするプログラマゾル・リーＰ・オンリ・メ毫
り素子。 ４、特許請求の範囲第１項記載の素子において、第１の
物質はＮ形又はＰ形の単結晶シリコンであることを特徴
とするゾレグラＹｆル・リーＰ・オンリ・メモリ素子。 ５、％許請求の範囲第１項、第２項、第３項または第４
項記載の素子において、第２の物質はアル１＝ウム金属
であることを特徴とするプログラマゾル・リーＰ・オン
リ・メモリ素子。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56172539A JPS5877096A (ja) | 1981-10-28 | 1981-10-28 | プログラマブル・リ−ド・オンリ・メモリ素子 |
| US06/428,614 US4814853A (en) | 1981-10-28 | 1982-09-30 | Semiconductor device with programmable fuse |
| DE8282305624T DE3278653D1 (en) | 1981-10-28 | 1982-10-22 | A semiconductor device having a control wiring layer |
| EP82305624A EP0078165B1 (en) | 1981-10-28 | 1982-10-22 | A semiconductor device having a control wiring layer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56172539A JPS5877096A (ja) | 1981-10-28 | 1981-10-28 | プログラマブル・リ−ド・オンリ・メモリ素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5877096A true JPS5877096A (ja) | 1983-05-10 |
Family
ID=15943763
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56172539A Pending JPS5877096A (ja) | 1981-10-28 | 1981-10-28 | プログラマブル・リ−ド・オンリ・メモリ素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5877096A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5987736A (ja) * | 1982-11-12 | 1984-05-21 | 富士通株式会社 | 半導体記憶装置 |
| CN104659013A (zh) * | 2013-11-19 | 2015-05-27 | 中芯国际集成电路制造(上海)有限公司 | 电熔丝结构及半导体器件 |
| JP2015109305A (ja) * | 2013-12-03 | 2015-06-11 | 富士電機株式会社 | ポリシリコンヒューズおよびポリシリコンヒューズを有する、半導体装置およびポリシリコンヒューズの分断方法 |
-
1981
- 1981-10-28 JP JP56172539A patent/JPS5877096A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5987736A (ja) * | 1982-11-12 | 1984-05-21 | 富士通株式会社 | 半導体記憶装置 |
| CN104659013A (zh) * | 2013-11-19 | 2015-05-27 | 中芯国际集成电路制造(上海)有限公司 | 电熔丝结构及半导体器件 |
| JP2015109305A (ja) * | 2013-12-03 | 2015-06-11 | 富士電機株式会社 | ポリシリコンヒューズおよびポリシリコンヒューズを有する、半導体装置およびポリシリコンヒューズの分断方法 |
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