JPS6059678B2 - プログラマブル・リ−ド・オンリ・メモリ素子 - Google Patents
プログラマブル・リ−ド・オンリ・メモリ素子Info
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- JPS6059678B2 JPS6059678B2 JP56172540A JP17254081A JPS6059678B2 JP S6059678 B2 JPS6059678 B2 JP S6059678B2 JP 56172540 A JP56172540 A JP 56172540A JP 17254081 A JP17254081 A JP 17254081A JP S6059678 B2 JPS6059678 B2 JP S6059678B2
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01H—ELECTRIC SWITCHES; RELAYS; SELECTORS; EMERGENCY PROTECTIVE DEVICES
- H01H85/00—Protective devices in which the current flows through a part of fusible material and this current is interrupted by displacement of the fusible material when this current becomes excessive
- H01H85/02—Details
- H01H85/04—Fuses, i.e. expendable parts of the protective device, e.g. cartridges
- H01H85/041—Fuses, i.e. expendable parts of the protective device, e.g. cartridges characterised by the type
- H01H85/046—Fuses formed as printed circuits
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W20/00—Interconnections in chips, wafers or substrates
- H10W20/40—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes
- H10W20/49—Adaptable interconnections, e.g. fuses or antifuses
- H10W20/493—Fuses, i.e. interconnections changeable from conductive to non-conductive
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- Read Only Memory (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Description
【発明の詳細な説明】
〈技術分野〉
本発明は、プログラマブル・リード・オンリ・メモリ素
子（以下、ＰＲＯＭ素子という。
子（以下、ＰＲＯＭ素子という。
）に係り、特にシュート方式のＰＲＯＭ素子に関するも
のである。〈従来技術〉 近年、ＰＲＯＭ素子を含む半導体ＬＳＩの進歩とと一も
にその需要が増大しつつある。
のである。〈従来技術〉 近年、ＰＲＯＭ素子を含む半導体ＬＳＩの進歩とと一も
にその需要が増大しつつある。
ＰＲＯＭ素子の場合、単にＰＲＯＭ−ＩＳＩとしてだけ
でなく、メモリＬｉや論理ＬＳＩのいわゆるリダンダン
シイ（Ｒｅｄｕｎｄａｎｃｙ：冗長度）回路、すなわち
不良救済回路に利用されつつある。従半のＰＲＯＭ素子
の代表的なものとしては、１ダイオードのＰＮ接合に過
大電流を流すことによりＰＮ接合間をショートさせて書
込みを行う接合ショート方式のもの、２フェーズ素子に
電流を流して溶断することにより書込みを行う電流フェ
ーズ方式のもの、３フェーズ素子をレーザ光線により切
断して書込みを行うレーザフユーズ方式のもの、がある
。
でなく、メモリＬｉや論理ＬＳＩのいわゆるリダンダン
シイ（Ｒｅｄｕｎｄａｎｃｙ：冗長度）回路、すなわち
不良救済回路に利用されつつある。従半のＰＲＯＭ素子
の代表的なものとしては、１ダイオードのＰＮ接合に過
大電流を流すことによりＰＮ接合間をショートさせて書
込みを行う接合ショート方式のもの、２フェーズ素子に
電流を流して溶断することにより書込みを行う電流フェ
ーズ方式のもの、３フェーズ素子をレーザ光線により切
断して書込みを行うレーザフユーズ方式のもの、がある
。
このうち、１の接合ショート方式ＰＲＯＭ素子および２
の電流フェーズ方式ＰＲＯＭ素子は、共にプログラムす
るのに非常に大きな電流を必要とする。
の電流フェーズ方式ＰＲＯＭ素子は、共にプログラムす
るのに非常に大きな電流を必要とする。
例えば、必要とするプログラム電流の具体的数値を示す
と、１の接合ショート方式では約１００〔Ｗｌ，Ａ〕、
２の電流フェーズ方式では数１０ＣｍＡ〕が必要てある
。このような大きな電流を駆動するためには、通常、高
増幅度のバイポーラトランジスタが必要となる。また、
ＭＯＳ上ＳＩにかかるＰＲＯＭ素子を適用するには、非
常に大きなチャネル幅の電流駆動用ＭＯＳトランジスタ
が必要となり、したがつて大きな面積が占有されてしま
うこととなる。このようなことから、上記１および２の
方式のＰＲＯＭ素子では高集積化が困難であつた。一方
、３のレーザフユーズ方式のＰＲＯＭ素子の場合、レー
ザ光線を用いて所定のプログラム位置を切断することに
よりプログラムするわけであるが、レーザ光線を当てる
位置は非常に接近しており、したがつて高精度の自動位
置検出装置が必要となるなど高価なプログラミング装置
が必要となる。
と、１の接合ショート方式では約１００〔Ｗｌ，Ａ〕、
２の電流フェーズ方式では数１０ＣｍＡ〕が必要てある
。このような大きな電流を駆動するためには、通常、高
増幅度のバイポーラトランジスタが必要となる。また、
ＭＯＳ上ＳＩにかかるＰＲＯＭ素子を適用するには、非
常に大きなチャネル幅の電流駆動用ＭＯＳトランジスタ
が必要となり、したがつて大きな面積が占有されてしま
うこととなる。このようなことから、上記１および２の
方式のＰＲＯＭ素子では高集積化が困難であつた。一方
、３のレーザフユーズ方式のＰＲＯＭ素子の場合、レー
ザ光線を用いて所定のプログラム位置を切断することに
よりプログラムするわけであるが、レーザ光線を当てる
位置は非常に接近しており、したがつて高精度の自動位
置検出装置が必要となるなど高価なプログラミング装置
が必要となる。
かかる状況下にあつて、ＰＲＯＭ素子としては最も代表
的な２の電流フェーズ方式のＰＲＯＭ素子は、上述の如
き欠点を有するもののプログラム処，理は最も簡便であ
り、そのメリットはＰＲＯＭ素子活用に当つて十分評価
に値する。
的な２の電流フェーズ方式のＰＲＯＭ素子は、上述の如
き欠点を有するもののプログラム処，理は最も簡便であ
り、そのメリットはＰＲＯＭ素子活用に当つて十分評価
に値する。
そこで、電流フェーズ方式につき検討する。第１図は従
来の電流フェーズ方式のフェーズ素子部を示した図であ
り、ａはその等価回路、ｂは−平面的にみた構造図であ
る。ａの等価回路において、端子１，２間に電流を流す
とフェーズ素子Ｆが溶断し、この溶断によつてプログラ
ミングがされたこととなる。ｂの構造図において、フェ
ーズ素子Ｆは、例えば多結晶シリコン層で形成される。
フェーズ素子Ｆの端部５，６は、アルミニウム（以下、
Ｎと略記する。）配線７，８とコンタクトをとるために
、フェーズ素子Ｆに対し相対的に広げて設けられている
。端部５，６にはコンタクト穴３，４が設けられ、この
穴においてＡｌ配線７，８と接続されている。このよう
な従来のＰＲＯＭ素子は上述した欠点（高集積化の困難
性）に加え、さらに詳しくは通Ｂ電による溶断という点
に基づきフェーズ素子Ｆの設計性、加工性、信頼性にも
問題がある。
来の電流フェーズ方式のフェーズ素子部を示した図であ
り、ａはその等価回路、ｂは−平面的にみた構造図であ
る。ａの等価回路において、端子１，２間に電流を流す
とフェーズ素子Ｆが溶断し、この溶断によつてプログラ
ミングがされたこととなる。ｂの構造図において、フェ
ーズ素子Ｆは、例えば多結晶シリコン層で形成される。
フェーズ素子Ｆの端部５，６は、アルミニウム（以下、
Ｎと略記する。）配線７，８とコンタクトをとるために
、フェーズ素子Ｆに対し相対的に広げて設けられている
。端部５，６にはコンタクト穴３，４が設けられ、この
穴においてＡｌ配線７，８と接続されている。このよう
な従来のＰＲＯＭ素子は上述した欠点（高集積化の困難
性）に加え、さらに詳しくは通Ｂ電による溶断という点
に基づきフェーズ素子Ｆの設計性、加工性、信頼性にも
問題がある。
つまり、かかる問題は、第１にフェーズ素子の溶断メカ
ニズムが十分に解明されていないこと、第２にフェーズ
素子をその融点以上に加熱する必要があ．ることからフ
ェーズ素子周囲に熱ダメージを与えること、などから引
起こされるものである。さらに、フェーズ素子は溶断時
にパッシベーション（ＰａｓｓｉｖａｔｉＯｎ）膜（保
護膜）で覆つておくことができないため、信頼性に乏し
くなるという欠点も”ある。く発明の目的〉 そこで、本発明は、上述した如き欠点を解消するととも
に、高密度性に優れ、プログラムに要する電流を小さく
することができ、信頼性に優れ、かつ、設計余裕度の高
いＰＲＯＭ素子を提供することを目的とする。
ニズムが十分に解明されていないこと、第２にフェーズ
素子をその融点以上に加熱する必要があ．ることからフ
ェーズ素子周囲に熱ダメージを与えること、などから引
起こされるものである。さらに、フェーズ素子は溶断時
にパッシベーション（ＰａｓｓｉｖａｔｉＯｎ）膜（保
護膜）で覆つておくことができないため、信頼性に乏し
くなるという欠点も”ある。く発明の目的〉 そこで、本発明は、上述した如き欠点を解消するととも
に、高密度性に優れ、プログラムに要する電流を小さく
することができ、信頼性に優れ、かつ、設計余裕度の高
いＰＲＯＭ素子を提供することを目的とする。
〈発明の構成の概要〉
上記目的を達成するために、本発明によるＰＲＯＭ素子
は、絶縁膜を介して第１の物質よりなる導電性の第１の
配線層と、第２の物質よりなる第２の配線層とを対向し
て配置し、さらに、第２の配線層上に接して前記第１、
第２の配線層の対向部分において断線した第３の物質よ
りなる第３の配線層を設けて成る。
は、絶縁膜を介して第１の物質よりなる導電性の第１の
配線層と、第２の物質よりなる第２の配線層とを対向し
て配置し、さらに、第２の配線層上に接して前記第１、
第２の配線層の対向部分において断線した第３の物質よ
りなる第３の配線層を設けて成る。
前記第２の物質と第３の物質は、その共融化温度が第１
の物質の融点より十分低くなるように選び、第１の配線
層に通電することによつて第１の配線層を発熱体として
作用せしめ、その発熱により前記対向部分において第２
の物質と第３の物質問の共融により共晶化を進め、もつ
て第３配線層の断線部両端間の電気抵抗を低下させるこ
とによりプログラムできるように構成される。
の物質の融点より十分低くなるように選び、第１の配線
層に通電することによつて第１の配線層を発熱体として
作用せしめ、その発熱により前記対向部分において第２
の物質と第３の物質問の共融により共晶化を進め、もつ
て第３配線層の断線部両端間の電気抵抗を低下させるこ
とによりプログラムできるように構成される。
このような構成によれば、フェーズ素子は第２と第３の
配線層て形成され、プログラム動作（すなわち通電）に
より溶断するのではなく導電度が変化する。
配線層て形成され、プログラム動作（すなわち通電）に
より溶断するのではなく導電度が変化する。
かかるフェーズ素子とプログラミング電流が通電する発
熱体（第１の配線層）とは絶縁膜によつて絶縁分離され
ている。発熱体となる第１の配線層の発する熱は、第２
と第３の配線層間（フェーズ素子）を局所的に共融する
に十分であればよく、したがつてプログラムに要する電
流を著しく小さくすることができる。また、発熱が小さ
くてすむことから周囲への熱的ダメージを減少すること
ができ、高密度化が可能となり、加えて電流が小さいか
らプログラム電流を駆動するトランジスタも小さくでき
るという点でも高声度化の促進に寄与する。また、共融
化過程が物理的現象としても比較的静的に進行すること
、パッシベーション用の絶縁膜によりＰＲＯＭ素子を覆
つたままの状態でプログラミングが可能であること、な
どの点から設計余裕度の高い信頼性に優れたＰＲＯＭ素
子を提供することができる。
熱体（第１の配線層）とは絶縁膜によつて絶縁分離され
ている。発熱体となる第１の配線層の発する熱は、第２
と第３の配線層間（フェーズ素子）を局所的に共融する
に十分であればよく、したがつてプログラムに要する電
流を著しく小さくすることができる。また、発熱が小さ
くてすむことから周囲への熱的ダメージを減少すること
ができ、高密度化が可能となり、加えて電流が小さいか
らプログラム電流を駆動するトランジスタも小さくでき
るという点でも高声度化の促進に寄与する。また、共融
化過程が物理的現象としても比較的静的に進行すること
、パッシベーション用の絶縁膜によりＰＲＯＭ素子を覆
つたままの状態でプログラミングが可能であること、な
どの点から設計余裕度の高い信頼性に優れたＰＲＯＭ素
子を提供することができる。
く発明の実施例〉
以下、本発明を図示する実施例に基つき説明する。
第２図は本発明によるＰＲＯＭ素子の第１の実施例の要
部を示す平面図、第３？はその■−■断面図、第４図は
■一■断面図である。
部を示す平面図、第３？はその■−■断面図、第４図は
■一■断面図である。
半導体基板１０上には、例えば酸化シリコン膜または窒
化シリコン膜等からなる絶縁膜２０が成長されている（
第３図、第４図）。
化シリコン膜等からなる絶縁膜２０が成長されている（
第３図、第４図）。
絶縁膜２０上には厚さ約５０００Ａの導電性を有する第
１配線層３０が帯状にパターン化されている。
１配線層３０が帯状にパターン化されている。
第１配線層３０に用いられる物質としては、低抵抗の酎
形または巴形の多結晶シリコンが用いられるが、その他
高融点金属（ＭＯ，．Ｐｔ．．ｗ、Ｔａ等）又は高融点
金属のシリサイド（硅化物）、ｎ＋形またはＰ＋形の多
結晶シリコン等を用いることができる。第１配線層３０
の一部または全部上には例えば厚さ数百Ａの酸化シリコ
ン膜または窒化シリコン膜等よりなる絶縁膜４０が成長
されている（第３図、第４図）。
形または巴形の多結晶シリコンが用いられるが、その他
高融点金属（ＭＯ，．Ｐｔ．．ｗ、Ｔａ等）又は高融点
金属のシリサイド（硅化物）、ｎ＋形またはＰ＋形の多
結晶シリコン等を用いることができる。第１配線層３０
の一部または全部上には例えば厚さ数百Ａの酸化シリコ
ン膜または窒化シリコン膜等よりなる絶縁膜４０が成長
されている（第３図、第４図）。
この絶縁膜４０を介して第１配線層３０上には厚さ約５
０００Ａの第２配線層５０が第１配線層３０と交叉状態
にて設けられている。
０００Ａの第２配線層５０が第１配線層３０と交叉状態
にて設けられている。
したがつて、第１配線層３０と第２配線層５０とは絶縁
膜４０を介して対向配置されている関係にある。第２配
線層５０に用いられる物質としては、高抵抗ｑ多結晶シ
リコン又はｎ形多結晶シリコンが用いられる。なお、第
１配線層３０と第２配線層５０は特に直交する必要はな
く斜めに交叉してもよいが、製造上は直交配置が最も合
理的である。第２配線層５０上には、これに接して第３
配線層６０が設けられている。
膜４０を介して対向配置されている関係にある。第２配
線層５０に用いられる物質としては、高抵抗ｑ多結晶シ
リコン又はｎ形多結晶シリコンが用いられる。なお、第
１配線層３０と第２配線層５０は特に直交する必要はな
く斜めに交叉してもよいが、製造上は直交配置が最も合
理的である。第２配線層５０上には、これに接して第３
配線層６０が設けられている。
この第３配線層６０は、第１配線層３０と第２配線層５
０との対向部７０上において所定の間隙（約１μプによ
り断線されている。第３配線層６０に用いられる物質と
しては、厚さ約８０００Ａのアルミニウム金属（以下、
にと略記する）が用いられる。このようにして、第１、
第２、第３配線層３０，５０，６０上にはパツシさーシ
ヨン用の保護膜８０が成長されて全体に覆われている。
０との対向部７０上において所定の間隙（約１μプによ
り断線されている。第３配線層６０に用いられる物質と
しては、厚さ約８０００Ａのアルミニウム金属（以下、
にと略記する）が用いられる。このようにして、第１、
第２、第３配線層３０，５０，６０上にはパツシさーシ
ヨン用の保護膜８０が成長されて全体に覆われている。
保護膜８０は例えば厚さ１μｍのリンガラスによ６形成
される。一〔プログラム動作〕 次に、以上の構成からなるＰＲＯＭ素子のプログラム動
作について説明する。
される。一〔プログラム動作〕 次に、以上の構成からなるＰＲＯＭ素子のプログラム動
作について説明する。
−プログラミングは第１配線層３０に数ＷＬＡ程度の電
流を流すことにより行われる。すなわち、第１配線層３
０に電流を流すことにより第１配線層３０は発熱体（ヒ
ータ）として作用する。発生した熱は絶縁膜４０を介し
て第２配線層５０を加熱する。ここで注意すべきは、第
１配線層３０自体の融点（例えば１４２０℃）に達しな
いよう電流をコントロールすることである。このような
第１配線層３０による加熱により絶縁膜４０が介在して
いるとしても対向部７０における第２配線層５０と第３
配線層６０とを共融共晶化温度（例えば５８０℃）以上
まで高めることが可能である。
流を流すことにより行われる。すなわち、第１配線層３
０に電流を流すことにより第１配線層３０は発熱体（ヒ
ータ）として作用する。発生した熱は絶縁膜４０を介し
て第２配線層５０を加熱する。ここで注意すべきは、第
１配線層３０自体の融点（例えば１４２０℃）に達しな
いよう電流をコントロールすることである。このような
第１配線層３０による加熱により絶縁膜４０が介在して
いるとしても対向部７０における第２配線層５０と第３
配線層６０とを共融共晶化温度（例えば５８０℃）以上
まで高めることが可能である。
第５図に示すように、上述したプログラム動作を行うこ
とにより、対向部７０の近傍における第２配線層５０と
第３配線層６０には共融領域９０が形成される。
とにより、対向部７０の近傍における第２配線層５０と
第３配線層６０には共融領域９０が形成される。
この共融領域９０の形成により、”プログラム前はほぼ
断線状態にあつた第３配線層６０の置気抵抗は、約１０
１０Ωから約１００Ω以下にまで低下し、導通状態にな
る。つまり、プログラム前とプログラム後の抵抗比は約
１０３以上となり、フェーズ素子としての第３配線層６
０は実効的に非導通の配放状態から導通の短絡状態にプ
ログラムされる訳である。次に、以上のＰＲＯＭ素子の
等価回路を第６図Ａ，ｂに示す。
断線状態にあつた第３配線層６０の置気抵抗は、約１０
１０Ωから約１００Ω以下にまで低下し、導通状態にな
る。つまり、プログラム前とプログラム後の抵抗比は約
１０３以上となり、フェーズ素子としての第３配線層６
０は実効的に非導通の配放状態から導通の短絡状態にプ
ログラムされる訳である。次に、以上のＰＲＯＭ素子の
等価回路を第６図Ａ，ｂに示す。
ａはプログラム前の開放状態におけるＰＲＯＭ素子を素
子し、ｂはプログラム後の短絡状態におけるＰＲＯＭ素
子を示している。Ｈは第１配線層３０に該当する発熱体
、Ｆは第２と第３の配線層５０と６０に相当するフェー
ズ素子を示している。以上の説明では単一のＰＲＯＭ素
子について説明したが、このＰＲＯＭ素子を複数用いる
ことによりメモリセルアレイを構成できる。
子し、ｂはプログラム後の短絡状態におけるＰＲＯＭ素
子を示している。Ｈは第１配線層３０に該当する発熱体
、Ｆは第２と第３の配線層５０と６０に相当するフェー
ズ素子を示している。以上の説明では単一のＰＲＯＭ素
子について説明したが、このＰＲＯＭ素子を複数用いる
ことによりメモリセルアレイを構成できる。
第７図に、ＰＲＯＭ素子を行列配列したメモリセルアレ
イの例を示す。マトリクス配列されたヒータＨｌｌ，・
・，Ｈｉｊは行列線Ｒｌ，・・，Ｒ，；Ｃｌ，・・，Ｃ
，の各交点に配されている。
イの例を示す。マトリクス配列されたヒータＨｌｌ，・
・，Ｈｉｊは行列線Ｒｌ，・・，Ｒ，；Ｃｌ，・・，Ｃ
，の各交点に配されている。
これらの行列線Ｒｌ，Ｒ，：Ｃｌ，Ｃ，には、発熱しな
い材料、例えばアルミニウム金属が用いられ、コンタク
トを介してヒータＨｌｌ，・・，Ｈｉｊと接続されてい
る。
い材料、例えばアルミニウム金属が用いられ、コンタク
トを介してヒータＨｌｌ，・・，Ｈｉｊと接続されてい
る。
プログラムするには行列線Ｒｌ，・・，ＲＪ；Ｃｌ，・
・，Ｃ，の組合せを選択し、選択した行列線Ｒ，とＣｍ
間に電圧を印加してヒータＨＩｍを発熱させることによ
り任意のフェーズ素子Ｆｌｍを短絡しておこなう。各フ
ェーズ素子Ｆｉｊの端子１ｊ１９１ｊ２は行列線Ｒｌ９
゜゜９Ｒｊ′ＳＣｌ９゜゜９Ｃ，、ヒータＨｌｌ，・・
，Ｈｉｊと接触しないように立体的に構成された配線と
コンタクトを介して接続される。この配線はそれぞれ他
のＬＳＩ回路部に接続され、フェーズ素子Ｆｊｊはメモ
リ素子として利用に供せられる。次に、本発明の他の実
施例について説明する。
・，Ｃ，の組合せを選択し、選択した行列線Ｒ，とＣｍ
間に電圧を印加してヒータＨＩｍを発熱させることによ
り任意のフェーズ素子Ｆｌｍを短絡しておこなう。各フ
ェーズ素子Ｆｉｊの端子１ｊ１９１ｊ２は行列線Ｒｌ９
゜゜９Ｒｊ′ＳＣｌ９゜゜９Ｃ，、ヒータＨｌｌ，・・
，Ｈｉｊと接触しないように立体的に構成された配線と
コンタクトを介して接続される。この配線はそれぞれ他
のＬＳＩ回路部に接続され、フェーズ素子Ｆｊｊはメモ
リ素子として利用に供せられる。次に、本発明の他の実
施例について説明する。
第８図はその他の実施例を示す断面構造図である。前述
の実施例（第２図〜第４図）に示すＰＲＯＭ素子と異な
る点は、第３配線層６０の対向部７０における断線部分
が絶縁膜１００を介して第２配線層５０と接しているこ
とである。これは、断線部の整形を正確にし、非導通状
態における絶縁性を確保するためてある。〈発明の効果
〉 以上の通り、本発明によれば、フェーズ素子（第２、第
３の配線層）とプログラミング電流を流す発熱体（第１
の配線層）とは絶縁膜を介して絶縁分離された状態で対
向配置されている。
の実施例（第２図〜第４図）に示すＰＲＯＭ素子と異な
る点は、第３配線層６０の対向部７０における断線部分
が絶縁膜１００を介して第２配線層５０と接しているこ
とである。これは、断線部の整形を正確にし、非導通状
態における絶縁性を確保するためてある。〈発明の効果
〉 以上の通り、本発明によれば、フェーズ素子（第２、第
３の配線層）とプログラミング電流を流す発熱体（第１
の配線層）とは絶縁膜を介して絶縁分離された状態で対
向配置されている。
そのため、フェーズ素子はこれを利用するＬＳＩ回路に
接続したままの状態でフェーズ素子自身に通電すること
なくプログラムすることができる。この点において、従
来の電流フェーズ方式のようにフェーズ素子に直接通電
してプログラムを行うものとは異なり、ＰＲＯＭ素子活
用上の自由度が増大することとなる。また、プログラミ
ング電流としては発熱体に対し、フェーズ素子を構成す
る第２、第３の配線層間に共融状態を引起こすに必要な
熱を発生するに足るだけ流せばよく、この値は一般に数
ＭＡ以下でよい。
接続したままの状態でフェーズ素子自身に通電すること
なくプログラムすることができる。この点において、従
来の電流フェーズ方式のようにフェーズ素子に直接通電
してプログラムを行うものとは異なり、ＰＲＯＭ素子活
用上の自由度が増大することとなる。また、プログラミ
ング電流としては発熱体に対し、フェーズ素子を構成す
る第２、第３の配線層間に共融状態を引起こすに必要な
熱を発生するに足るだけ流せばよく、この値は一般に数
ＭＡ以下でよい。
そして、この値は従来の電流フェーズ方式の場合の約１
１１０の値である。さらに、発熱体自身に要求される温
度も低いものであり、発生熱による周囲への熱的ダメー
ジも従来の電流フェーズ方式のものに比べて著しく減少
することができ、そのためにＰＲＯＭ素子やＰＲＯＭ素
子を駆動する電流ドライブ素子の微細化、高密度化に適
している。加えて、第２の配線層間の共融化過程は電流
フェーズ方式の溶断過程に比べて物理的メカニズム上静
的に進行するので、設計性も高い。
１１０の値である。さらに、発熱体自身に要求される温
度も低いものであり、発生熱による周囲への熱的ダメー
ジも従来の電流フェーズ方式のものに比べて著しく減少
することができ、そのためにＰＲＯＭ素子やＰＲＯＭ素
子を駆動する電流ドライブ素子の微細化、高密度化に適
している。加えて、第２の配線層間の共融化過程は電流
フェーズ方式の溶断過程に比べて物理的メカニズム上静
的に進行するので、設計性も高い。
さらにまた、本発明のＰＲＯＭ素子はパッシベーション
用の保護膜すなわち絶縁膜に覆われた状態でプログラム
することが可能であり、この点についても従来の電流フ
ェーズ素子に比べて高信頼性が得られるものである。
用の保護膜すなわち絶縁膜に覆われた状態でプログラム
することが可能であり、この点についても従来の電流フ
ェーズ素子に比べて高信頼性が得られるものである。
第１図は従来電流溶断形フェーズ素子を示すもので、ａ
はその等価回路図、ｂはその平面図、第２図は本発明に
よるＰＲＯＭ素子の要部構造を示す平面図、第３図は第
２図における■−■断面図、第４図は第２図における■
一■断面図、第５図は本発明によるＰＲＯＭ素子のプロ
グラム後の状態を示す断面図、第６図は本発明によるＰ
ＲＯＭ素子の等価回路図で、ａはプログラム前の状態を
示す回路図、ｂはプログラム後の状態を示す回路図、第
７図は本発明によるＰＲＯＭ素子を用いた行列メモリセ
ルアレイの例を示す等価回路図、第８図は本発明の他の
実施例を示す断面図である。 ３０・・・・・・第１配線層、４０・・・・・・絶縁膜
、５０・・・・・・第２配線層、６０・・・・・・第３
配線層、７０・・・・・・対向部。
はその等価回路図、ｂはその平面図、第２図は本発明に
よるＰＲＯＭ素子の要部構造を示す平面図、第３図は第
２図における■−■断面図、第４図は第２図における■
一■断面図、第５図は本発明によるＰＲＯＭ素子のプロ
グラム後の状態を示す断面図、第６図は本発明によるＰ
ＲＯＭ素子の等価回路図で、ａはプログラム前の状態を
示す回路図、ｂはプログラム後の状態を示す回路図、第
７図は本発明によるＰＲＯＭ素子を用いた行列メモリセ
ルアレイの例を示す等価回路図、第８図は本発明の他の
実施例を示す断面図である。 ３０・・・・・・第１配線層、４０・・・・・・絶縁膜
、５０・・・・・・第２配線層、６０・・・・・・第３
配線層、７０・・・・・・対向部。
Claims (1)
- 【特許請求の範囲】 １ 導電性の第１の物質よりなり、通電により発熱する
第１の配線層と、絶縁膜を介して前記第１の配線層に対
向して配置された第２の物質よりなる第２の配線層と、
前記第２の配線層上に接して配され、前記第１と第２の
配線層の対向部又はその近傍において断線されている第
３の物質よりなる第３の配線層と、を備え、前記第２、
第３の物質は第１の配線層が発した熱によつて共融化す
る物質であり、かつその共融化温度は第１の物質の融点
より十分低いものであることを特徴とするプログラマブ
ル・リード・オンリ・メモリ素子。 ２ 特許請求の範囲第１項記載の素子において、前記第
１の物は低抵抗の多結晶シリコンであることを特徴とす
るプログラマブル・リード・オンリ・メモリ素子。 ３ 特許請求の範囲第１項記載の素子において、前記第
１の物質は高融点金属又は高融点金属のシリサイドであ
ることを特徴とするプログラマブル・リード・オンリ・
メモリ素子。 ４ 特許請求の範囲第１項記載の素子において、前記第
１の物質はＮ形又はＰ形の多結晶シリコンであることを
特徴とするプログラマブル・リード・オンリ・メモリ素
子。 ５ 特許請求の範囲第１項、第２項、第３項または第４
項記載の素子において、前記第２の物質を高抵抗多結晶
シリコンとし、第３の物質をアルミニウム金属とした組
み合せであることを特徴とするプログラマブル・リード
・オンリ・メモリ素子。 ６ 特許請求の範囲第１項、第２項、第３項または第４
項記載の素子において、前記第２の物質のＮ形の多結晶
シリコンとし、第３の物質をアルミニウム金属とした組
み合せであることを特徴とするプログラマブル・リード
・オンリ・メモリ素子。 ７ 特許請求の範囲第１項、第２項、第３項、第４項、
第５項または第６項記載の素子において、前記第１の配
線層と第２の配線層とは互に交叉した状態で対向して配
置されていることを特徴としているプログラマブル・リ
ード・オンリ・メモリ素子。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56172540A JPS6059678B2 (ja) | 1981-10-28 | 1981-10-28 | プログラマブル・リ−ド・オンリ・メモリ素子 |
| US06/428,614 US4814853A (en) | 1981-10-28 | 1982-09-30 | Semiconductor device with programmable fuse |
| DE8282305624T DE3278653D1 (en) | 1981-10-28 | 1982-10-22 | A semiconductor device having a control wiring layer |
| EP82305624A EP0078165B1 (en) | 1981-10-28 | 1982-10-22 | A semiconductor device having a control wiring layer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56172540A JPS6059678B2 (ja) | 1981-10-28 | 1981-10-28 | プログラマブル・リ−ド・オンリ・メモリ素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5877097A JPS5877097A (ja) | 1983-05-10 |
| JPS6059678B2 true JPS6059678B2 (ja) | 1985-12-26 |
Family
ID=15943781
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56172540A Expired JPS6059678B2 (ja) | 1981-10-28 | 1981-10-28 | プログラマブル・リ−ド・オンリ・メモリ素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6059678B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0719842B2 (ja) * | 1985-05-23 | 1995-03-06 | 三菱電機株式会社 | 半導体装置の冗長回路 |
| US5365105A (en) * | 1991-02-19 | 1994-11-15 | Texas Instruments Incorporated | Sidewall anti-fuse structure and method for making |
| US5625220A (en) * | 1991-02-19 | 1997-04-29 | Texas Instruments Incorporated | Sublithographic antifuse |
-
1981
- 1981-10-28 JP JP56172540A patent/JPS6059678B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5877097A (ja) | 1983-05-10 |
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