JPH04260366A - 入力保護回路 - Google Patents
入力保護回路Info
- Publication number
- JPH04260366A JPH04260366A JP3044247A JP4424791A JPH04260366A JP H04260366 A JPH04260366 A JP H04260366A JP 3044247 A JP3044247 A JP 3044247A JP 4424791 A JP4424791 A JP 4424791A JP H04260366 A JPH04260366 A JP H04260366A
- Authority
- JP
- Japan
- Prior art keywords
- protection circuit
- input
- power supply
- input protection
- transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は、ダイオードおよびト
ランジスタを組合わせて構成された入力保護回路に関す
るものである。
ランジスタを組合わせて構成された入力保護回路に関す
るものである。
【０００２】
【従来の技術】図２（ａ） はダイオードを組み合わせ
て構成された従来の入力保護回路である。図２（ａ）
において、１は入力保護回路によって保護される半導体
集積回路の入力端子、２，３はダイオード、４および５
は保護対象であるＣＭＯＳ半導体集積回路を構成するＰ
−ＭＯＳトランジスタおよびＮ−ＭＯＳトランジスタで
あり、ここではその初段のみを代表的に示している。ま
た、６は半導体集積回路の電源、７は半導体集積回路の
接地である。
て構成された従来の入力保護回路である。図２（ａ）
において、１は入力保護回路によって保護される半導体
集積回路の入力端子、２，３はダイオード、４および５
は保護対象であるＣＭＯＳ半導体集積回路を構成するＰ
−ＭＯＳトランジスタおよびＮ−ＭＯＳトランジスタで
あり、ここではその初段のみを代表的に示している。ま
た、６は半導体集積回路の電源、７は半導体集積回路の
接地である。
【０００３】この図２はＣＭＯＳインバータの入力ゲー
トに接続された入力保護回路を示している。ＣＭＯＳイ
ンバータの入力ゲートは高インピーダンスで、このため
サージに弱くゲート酸化膜を破壊されやすい性質をもっ
ている。
トに接続された入力保護回路を示している。ＣＭＯＳイ
ンバータの入力ゲートは高インピーダンスで、このため
サージに弱くゲート酸化膜を破壊されやすい性質をもっ
ている。
【０００４】このようなＣＭＯＳインバータの欠点を克
服するため、インバータの入力ゲートの前段に図２に示
す低インピーダンスのダイオード２，３を接続すること
で、サージを吸収する回路構成にするわけである。つま
り、入力端子１に接地７、および電源端子６に対して正
の電圧を持ったサージが印加された時、ダイオード２が
順バイアスされてオンし、正のサージを吸収する。また
、負の電圧を持ったサージが印加された時、ダイオード
３が順バイアスされてオンし、負のサージを吸収する。
服するため、インバータの入力ゲートの前段に図２に示
す低インピーダンスのダイオード２，３を接続すること
で、サージを吸収する回路構成にするわけである。つま
り、入力端子１に接地７、および電源端子６に対して正
の電圧を持ったサージが印加された時、ダイオード２が
順バイアスされてオンし、正のサージを吸収する。また
、負の電圧を持ったサージが印加された時、ダイオード
３が順バイアスされてオンし、負のサージを吸収する。
【０００５】
【発明が解決しようとする課題】ところで、前記に示す
従来の入力保護回路の場合、図２（ａ） の電源（＋Ｖ
ＣＣ）６が立上がるより先に、前記の保護対策が施され
た入力端子１にＶＩ −（＋ＶＣＣ）≧０．７Ｖなる電
圧ＶＩ が印加された時、図２（ａ） のダイオード２
に順方向バイアスがかかって過電流が流れてしまい、入
力端子１に充分な入力電圧が印加されないことなどによ
り回路動作が不安定になってしまうという問題点があっ
た。
従来の入力保護回路の場合、図２（ａ） の電源（＋Ｖ
ＣＣ）６が立上がるより先に、前記の保護対策が施され
た入力端子１にＶＩ −（＋ＶＣＣ）≧０．７Ｖなる電
圧ＶＩ が印加された時、図２（ａ） のダイオード２
に順方向バイアスがかかって過電流が流れてしまい、入
力端子１に充分な入力電圧が印加されないことなどによ
り回路動作が不安定になってしまうという問題点があっ
た。
【０００６】この発明は、前記のような問題点を解消す
るためになされたもので、電圧印加の順序に左右される
ことなく被保護回路を安定して動作させることができ、
かつサージの吸収を従来と変わることなく行なうことが
できる入力保護回路を提供することを目的としている。
るためになされたもので、電圧印加の順序に左右される
ことなく被保護回路を安定して動作させることができ、
かつサージの吸収を従来と変わることなく行なうことが
できる入力保護回路を提供することを目的としている。
【０００７】
【課題を解決するための手段】この発明に係る入力保護
回路は、ダイオードを直列接続した入力保護回路の電源
端子と入力端子の間に、さらにコレクタ，ベースを短絡
したトランジスタを接続したものである。
回路は、ダイオードを直列接続した入力保護回路の電源
端子と入力端子の間に、さらにコレクタ，ベースを短絡
したトランジスタを接続したものである。
【０００８】
【作用】この発明においては、上述のように構成されて
いるので、入力端子に優先的に電圧が印加された場合、
電源側のダイオードに対しては順バイアスとなるが、ト
ランジスタに対しては逆バイアスとなり、入力端子から
電源へ流れる電流を防ぐことができる。また、正のサー
ジが入力端子に加わった場合、トランジスタがブレーク
ダウンして低抵抗となるので、このトランジスタを設け
たことにより入力保護機能が損なわれることはない。
いるので、入力端子に優先的に電圧が印加された場合、
電源側のダイオードに対しては順バイアスとなるが、ト
ランジスタに対しては逆バイアスとなり、入力端子から
電源へ流れる電流を防ぐことができる。また、正のサー
ジが入力端子に加わった場合、トランジスタがブレーク
ダウンして低抵抗となるので、このトランジスタを設け
たことにより入力保護機能が損なわれることはない。
【０００９】
【実施例】図１は本発明の実施例による入力保護回路を
示し、図１（ａ） において、１は入力端子、２，３は
ダイオード、４はＰ−ＭＯＳトランジスタ、５はＮ−Ｍ
ＯＳトランジスタ、６は半導体集積回路の電源、７は半
導体集積回路の接地、８はコレクタとベースが短絡され
たトランジスタであり、電源６とダイオード２のカソー
ド間に順バイアスとなるように接続されている。
示し、図１（ａ） において、１は入力端子、２，３は
ダイオード、４はＰ−ＭＯＳトランジスタ、５はＮ−Ｍ
ＯＳトランジスタ、６は半導体集積回路の電源、７は半
導体集積回路の接地、８はコレクタとベースが短絡され
たトランジスタであり、電源６とダイオード２のカソー
ド間に順バイアスとなるように接続されている。
【００１０】この実施例の動作を電源電圧（＋Ｖｃｃ）
を＋５Ｖの条件下にて動作する入力保護回路を例にとっ
て説明する。図１において、入力端子１に優先的に電圧
が印加された場合、ダイオード２には順バイアスとなる
が、トランジスタ８に対しては逆バイアスとなり、入力
端子から電源へ流れる電流を防ぐことができる。また、
コレクタ・ベースを短絡したトランジスタの利点として
、逆方向の耐圧ＶＲ が低く、逆耐圧ＶＲ が約５．５
Ｖとなり、電源を＋５Ｖで使用する限りでは、ブレーク
ダウンすることもなく、安定な動作が可能である。
を＋５Ｖの条件下にて動作する入力保護回路を例にとっ
て説明する。図１において、入力端子１に優先的に電圧
が印加された場合、ダイオード２には順バイアスとなる
が、トランジスタ８に対しては逆バイアスとなり、入力
端子から電源へ流れる電流を防ぐことができる。また、
コレクタ・ベースを短絡したトランジスタの利点として
、逆方向の耐圧ＶＲ が低く、逆耐圧ＶＲ が約５．５
Ｖとなり、電源を＋５Ｖで使用する限りでは、ブレーク
ダウンすることもなく、安定な動作が可能である。
【００１１】また、このトランジスタ８はサージに対し
ても有効である。即ち、入力端子１と電源６との間に正
のサージが印加された時、トランジスタ８に対しては逆
バイアスとなるが、逆耐圧ＶＲ ≧５．５Ｖを越えた電
圧ではトランジスタ８がブレークダウンして低インピー
ダンスとなるので、ジャンクションを破壊することなく
サージを吸収できる。なお、入力端子１と接地７との間
に印加されたサージに対しては従来と同じ動作によりダ
イオード３がサージを吸収する。
ても有効である。即ち、入力端子１と電源６との間に正
のサージが印加された時、トランジスタ８に対しては逆
バイアスとなるが、逆耐圧ＶＲ ≧５．５Ｖを越えた電
圧ではトランジスタ８がブレークダウンして低インピー
ダンスとなるので、ジャンクションを破壊することなく
サージを吸収できる。なお、入力端子１と接地７との間
に印加されたサージに対しては従来と同じ動作によりダ
イオード３がサージを吸収する。
【００１２】
【発明の効果】以上のように、この発明に係る入力保護
回路によれば、ダイオードを直列接続した入力保護回路
の電源端子と入力端子の間に、さらにコレクタ，ベース
を短絡したトランジスタを接続したので、電圧印加時の
順序に関係なく電源電圧を立ち上げることができ、しか
も入力保護機能を損ねることなくこの機能を実現できる
という効果がある。
回路によれば、ダイオードを直列接続した入力保護回路
の電源端子と入力端子の間に、さらにコレクタ，ベース
を短絡したトランジスタを接続したので、電圧印加時の
順序に関係なく電源電圧を立ち上げることができ、しか
も入力保護機能を損ねることなくこの機能を実現できる
という効果がある。
【図１】この発明の一実施例による入力保護回路を示す
図で、図１（ａ） はその回路図、図１（ｂ） は図１
（ａ） の入力保護回路の断面図である。
図で、図１（ａ） はその回路図、図１（ｂ） は図１
（ａ） の入力保護回路の断面図である。
【図２】従来の入力保護回路を示す図で、図２（ａ）
はその回路図、図２（ｂ） は図２（ａ） の入力保護
回路の断面図である。
はその回路図、図２（ｂ） は図２（ａ） の入力保護
回路の断面図である。
１ 入力端子
２ ダイオード
３ ダイオード
４ Ｐ−ＭＯＳトランジスタ
５ Ｎ−ＭＯＳトランジスタ
６ 電源
７ 接地
８ トランジスタ
Claims (1)
- 【請求項１】 電源と接地間に相互に直列接続された
２つのダイオードを接続し、かつ上記ダイオード同士の
接続点を入力端子および被保護回路の入力に接続してな
る入力保護回路において、上記電源と該電源側のダイオ
ードとの間に、ベースとコレクタが短絡されたトランジ
スタを挿入してなることを特徴とする入力保護回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3044247A JPH04260366A (ja) | 1991-02-14 | 1991-02-14 | 入力保護回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3044247A JPH04260366A (ja) | 1991-02-14 | 1991-02-14 | 入力保護回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04260366A true JPH04260366A (ja) | 1992-09-16 |
Family
ID=12686207
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3044247A Pending JPH04260366A (ja) | 1991-02-14 | 1991-02-14 | 入力保護回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04260366A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5500542A (en) * | 1993-02-12 | 1996-03-19 | Fujitsu Limited | Semiconductor integrated circuit with protection circuit against electrostatic breakdown and layout design method therefor |
| US5514892A (en) * | 1994-09-30 | 1996-05-07 | Motorola, Inc. | Electrostatic discharge protection device |
| US6002155A (en) * | 1993-02-12 | 1999-12-14 | Fujitsu Limited | Semiconductor integrated circuit with protection circuit against electrostatic breakdown and layout design method therefor |
-
1991
- 1991-02-14 JP JP3044247A patent/JPH04260366A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5500542A (en) * | 1993-02-12 | 1996-03-19 | Fujitsu Limited | Semiconductor integrated circuit with protection circuit against electrostatic breakdown and layout design method therefor |
| US5672895A (en) * | 1993-02-12 | 1997-09-30 | Fujitsu, Ltd. | Semiconductor integrated circuit with protection circuit against electrostatic breakdown and layout design method therefor |
| US6002155A (en) * | 1993-02-12 | 1999-12-14 | Fujitsu Limited | Semiconductor integrated circuit with protection circuit against electrostatic breakdown and layout design method therefor |
| US5514892A (en) * | 1994-09-30 | 1996-05-07 | Motorola, Inc. | Electrostatic discharge protection device |
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