JPS5877332A - デイジタル集積回路装置 - Google Patents
デイジタル集積回路装置Info
- Publication number
- JPS5877332A JPS5877332A JP17459481A JP17459481A JPS5877332A JP S5877332 A JPS5877332 A JP S5877332A JP 17459481 A JP17459481 A JP 17459481A JP 17459481 A JP17459481 A JP 17459481A JP S5877332 A JPS5877332 A JP S5877332A
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- JP
- Japan
- Prior art keywords
- integrated circuit
- counter
- output
- circuit device
- digital
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
- H03K23/64—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two
- H03K23/66—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two with a variable counting base, e.g. by presetting or by adding or suppressing pulses
Landscapes
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、ディジタル集積−路装置に＠する。
従来、ディジタル早導体集積回路＃１機能が異なる論ｌ
ｌｌ＠路を実装する場合、別品種の集積１１ｊ１８とし
て設計をしなおしていえ。集積化技術が進歩し、より複
雑な機能を１チツ１に集積…来のようＫなると、別品種
の中にも機能が共通の部分き、その品種特有の機能管備
えた部分とを含むようになる。
ｌｌ＠路を実装する場合、別品種の集積１１ｊ１８とし
て設計をしなおしていえ。集積化技術が進歩し、より複
雑な機能を１チツ１に集積…来のようＫなると、別品種
の中にも機能が共通の部分き、その品種特有の機能管備
えた部分とを含むようになる。
仁の場合、機能が共通の部分はそのままとし、そ０１＆
Ｉ［特有の機能を備え九部分を１ｏｎ（ｘ・ａｔＯｎｌ
ｙ Ｍ＠ｍｏｒｙ ）の内容を書きかえるだけで、その
機能を変える仁とが出来るよ５にすれば、設計変更はＲ
ＯＭの内容管書ｌ換えるだけにとどまる。
Ｉ［特有の機能を備え九部分を１ｏｎ（ｘ・ａｔＯｎｌ
ｙ Ｍ＠ｍｏｒｙ ）の内容を書きかえるだけで、その
機能を変える仁とが出来るよ５にすれば、設計変更はＲ
ＯＭの内容管書ｌ換えるだけにとどまる。
上記手法はＰＬム（ｐｒｏｇｒａｍａｂｌａ ＬＯｇｉ
６ Ａｒｒａｙ）と呼ばれ、別の機能を持つ九生部体集
積回路装置管容易Ｋｌｌ針できる手法として知られて−
る。しかし、この場合、ｊｔＯＭの内容によって機能が
異るため、この生部体集積−路装置は、機能に対応して
晶檀数が増えることＫｊｔ−る。またＲＯＭの内容の書
き換えＫＦｉ通常フォト″ｑスクを必豪とする。
６ Ａｒｒａｙ）と呼ばれ、別の機能を持つ九生部体集
積回路装置管容易Ｋｌｌ針できる手法として知られて−
る。しかし、この場合、ｊｔＯＭの内容によって機能が
異るため、この生部体集積−路装置は、機能に対応して
晶檀数が増えることＫｊｔ−る。またＲＯＭの内容の書
き換えＫＦｉ通常フォト″ｑスクを必豪とする。
本発明の目的は、ｔｌｌｌａｍの生部体集積回路装置を
複数の機能に使い分は出来るデイジメル集被回路装置ｔ
−提供するＣとにある。
複数の機能に使い分は出来るデイジメル集被回路装置ｔ
−提供するＣとにある。
本発明の鎗の目的は、以下の説明及び図面から明らかに
なるであろう。
なるであろう。
以下、本発＃４を実施的とと−に詳ＩＭＫＩＲ明する。
第ｔ＃Ａは、本発明の一実施ガを示すブロック図°であ
る。同図において、一点鎖珈でｉｌｌまれ九部分は、公
知の半導体集積回路技ＩＩ−よって、１−の半導体基板
上に形成される。
る。同図において、一点鎖珈でｉｌｌまれ九部分は、公
知の半導体集積回路技ＩＩ−よって、１−の半導体基板
上に形成される。
第１図の実施列は出力信号極性とカウンタの分周数を初
期設定により選べる集ｓｋ回路装置の鉤を示す。
期設定により選べる集ｓｋ回路装置の鉤を示す。
ｒｍにおいて、１鉱モノリシック集積回路義置、２はシ
フトレジスタ（４ビツト）、３はシフトレジスタ入力信
号端子、４はシフトレジスタのシフトクロック端子、５
はカウンタ（３ビツト）、６はセレクＪ１７はカランＩ
出力端子、８絋カウンＩクロツク端子、９は論−出力端
子、１０は出力バッフ７＠路、１１は論糧機能ブロック
、Ｇ１１Ｇｌ ｅ （） ＊ ｅ Ｇ ４ ｒｊ
４１ ＠／タｚａｌ構成スル各ゲートは路、Ｇｓは切換
ゲート回路、Ｇ・ 、Ｇマは置ムＩＩＤゲート回路をそ
れぞれ示している。
フトレジスタ（４ビツト）、３はシフトレジスタ入力信
号端子、４はシフトレジスタのシフトクロック端子、５
はカウンタ（３ビツト）、６はセレクＪ１７はカランＩ
出力端子、８絋カウンＩクロツク端子、９は論−出力端
子、１０は出力バッフ７＠路、１１は論糧機能ブロック
、Ｇ１１Ｇｌ ｅ （） ＊ ｅ Ｇ ４ ｒｊ
４１ ＠／タｚａｌ構成スル各ゲートは路、Ｇｓは切換
ゲート回路、Ｇ・ 、Ｇマは置ムＩＩＤゲート回路をそ
れぞれ示している。
カウンタ１１路５は、ｌ＃に制限されないが、３段縦列
形膳の’Ｉ”ｆｉフリップフロップ回路で構威塙れてい
る。そして、各段の出力信号ｉ１ないしＱ、１拡セレク
Ｊ８に入力される仁とによって、選択的なプリ七ットＩ
イ２ンｌが指定できるようになっている。すなわち、上
記セレクタ６ｔ−構成するムＭＤゲー）１１１１Ｇｔは
、上記出力信号ｑ烏及びｑ−を受けて、Ｓ進カウンタ用
のプリセット信号を形成し、ムＭＤゲート回路Ｇ、は、
上記出力信号Ｑｓ及びＱｓｔ受けて、６道力ウンタ用プ
リセツト信号を形成し、ムＭＤゲート回路Ｇｓａ、上記
出力信号ＱｌないしＧＬｓを受けて、７進カウンＩ゛用
のプリセット信号を形成するものである。そして、これ
らのゲート回路Ｇ１ないしＧｓの出力信号はＯＲゲート
回路Ｇ４を通して、カウンタ回路Ｓのプリセット入力端
子ＰＯＫ伝えられる。仁のように、カウンタ回路５にセ
レクタ６を設けておく仁とくよｐ、予め複数の機能が用
意されている。
形膳の’Ｉ”ｆｉフリップフロップ回路で構威塙れてい
る。そして、各段の出力信号ｉ１ないしＱ、１拡セレク
Ｊ８に入力される仁とによって、選択的なプリ七ットＩ
イ２ンｌが指定できるようになっている。すなわち、上
記セレクタ６ｔ−構成するムＭＤゲー）１１１１Ｇｔは
、上記出力信号ｑ烏及びｑ−を受けて、Ｓ進カウンタ用
のプリセット信号を形成し、ムＭＤゲート回路Ｇ、は、
上記出力信号Ｑｓ及びＱｓｔ受けて、６道力ウンタ用プ
リセツト信号を形成し、ムＭＤゲート回路Ｇｓａ、上記
出力信号ＱｌないしＧＬｓを受けて、７進カウンＩ゛用
のプリセット信号を形成するものである。そして、これ
らのゲート回路Ｇ１ないしＧｓの出力信号はＯＲゲート
回路Ｇ４を通して、カウンタ回路Ｓのプリセット入力端
子ＰＯＫ伝えられる。仁のように、カウンタ回路５にセ
レクタ６を設けておく仁とくよｐ、予め複数の機能が用
意されている。
壜た、論１ｌＩｌ１１能ブロック１１の出力信号を得る
菫ムＭＤゲート回路Ｇ！の出力と、外部出力信号を形成
する出力バッファ■踏１０の入力との関には、出力パル
ス極性を選択する九めのゲート回路Ｇ、及びｙムｌｉＤ
ゲート回路Ｇ・が設けられてい°る。上記ゲート回路Ｇ
・は、逆極性のパルス信号を形成するためのものであり
、上記ゲート回路Ｇ１とゲート回ｊ２ｓＧ−の出力信号
は、互いに逆極性のパルス信号となる。ゲート回路Ｇ、
はＣれらのうちいずれかを上記出力パラフッー路１０に
伝える・ことによって、正極性又は負極性の出力信号を
形成するものである。
菫ムＭＤゲート回路Ｇ！の出力と、外部出力信号を形成
する出力バッファ■踏１０の入力との関には、出力パル
ス極性を選択する九めのゲート回路Ｇ、及びｙムｌｉＤ
ゲート回路Ｇ・が設けられてい°る。上記ゲート回路Ｇ
・は、逆極性のパルス信号を形成するためのものであり
、上記ゲート回路Ｇ１とゲート回ｊ２ｓＧ−の出力信号
は、互いに逆極性のパルス信号となる。ゲート回路Ｇ、
はＣれらのうちいずれかを上記出力パラフッー路１０に
伝える・ことによって、正極性又は負極性の出力信号を
形成するものである。
上記シフトレジスタ２で保持され九ディジタル信号は、
上記ゲート回路Ｇｓ及びセレクタ６を制御する九めに用
いられ、Ｃれによって、上記複数の機能のうち、いずれ
か１つの機能が遥択畜れる。
上記ゲート回路Ｇｓ及びセレクタ６を制御する九めに用
いられ、Ｃれによって、上記複数の機能のうち、いずれ
か１つの機能が遥択畜れる。
以下第１図集積回路装置の動作を簡単に＠明する。入力
端子３．および４を用いてシフトレジスＩ２の各ピッ）
８１〜ａａＫＺ進情報を書き込む。
端子３．および４を用いてシフトレジスＩ２の各ピッ）
８１〜ａａＫＺ進情報を書き込む。
ｍｌが％１１のときはゲートＧ！の出力が出力バッ７ア
入力となる。ｓｊが％６１のと璽はＧ＠の出力とつ１ｋ
がるため出力端子９の信号極性はどちらでも自由Ｋｆｉ
べる。
入力となる。ｓｊが％６１のと璽はＧ＠の出力とつ１ｋ
がるため出力端子９の信号極性はどちらでも自由Ｋｆｉ
べる。
を九、３ビツトカウンタＳの０はクロック端子、Ｑ、Ｑ
は相補出力端子、ＰＯＦｉプリセット端子を示している
。カウンタ５に上記のセレクタ６１−付加することによ
り、プリセットをどの時点にかけるかを決・めるξとか
出来る。本実施鉤では、８進。
は相補出力端子、ＰＯＦｉプリセット端子を示している
。カウンタ５に上記のセレクタ６１−付加することによ
り、プリセットをどの時点にかけるかを決・めるξとか
出来る。本実施鉤では、８進。
１進、６進および６進カウンタの４機能を初期設定によ
り選ぶことが出来る。シフトレジスタＯビット（８１、
Ｂ＠ ＃８４ ）が（％６１．％Ｏ１゜１０１）の瀝
ｌＩ８進カウンタ、（％ｔ＃１％Ｏ’＃’０’）のとき
７進カウンメ、（’Ｏ’ ＋’Ｌ’ ＋’Ｏ’） のと
１！６進カウン７．（％０＃、％０＃、Ｊ＃） のと
１５進カウンメとなり、出力端子７に分周出力を得るこ
とが出来る。このカウンタの各段のｑ出力のタイムチャ
ートが第２図（匂ないし第２図（１１）Ｋそれぞれ示さ
れている。
り選ぶことが出来る。シフトレジスタＯビット（８１、
Ｂ＠ ＃８４ ）が（％６１．％Ｏ１゜１０１）の瀝
ｌＩ８進カウンタ、（％ｔ＃１％Ｏ’＃’０’）のとき
７進カウンメ、（’Ｏ’ ＋’Ｌ’ ＋’Ｏ’） のと
１！６進カウン７．（％０＃、％０＃、Ｊ＃） のと
１５進カウンメとなり、出力端子７に分周出力を得るこ
とが出来る。このカウンタの各段のｑ出力のタイムチャ
ートが第２図（匂ないし第２図（１１）Ｋそれぞれ示さ
れている。
第１８１１Ｋ示す実ｍ鍔では、複数機ａｔ−選択するた
めに、シフトレジスｊ１２を構成するのに入力端子３．
４の２ビンを増加させ良。しかし、阿えばカウンタ５用
のクロック端子８とシフトレジスタ人力信号端子３は同
時に別々に使う仁とはないので、共通端子として使うこ
とが出来る。このような構成によればシフトレジスタの
シフトクロツタ１子である１ビンのみの増加にとどマ９
、初期設定のためにビン数が増加するのは極力滅すこと
が可能である。
めに、シフトレジスｊ１２を構成するのに入力端子３．
４の２ビンを増加させ良。しかし、阿えばカウンタ５用
のクロック端子８とシフトレジスタ人力信号端子３は同
時に別々に使う仁とはないので、共通端子として使うこ
とが出来る。このような構成によればシフトレジスタの
シフトクロツタ１子である１ビンのみの増加にとどマ９
、初期設定のためにビン数が増加するのは極力滅すこと
が可能である。
第１図の本発明寮施例では出力極性、正・負２状態およ
びカウンタの分周数４状ｌＩｌを自由に初期設定により
選択出来るので、すべての組会せとして８１１１類の機
１＃＠を持つ集積回路装置をハードウェア的には１種類
の集積回路装置で実現出来る。
びカウンタの分周数４状ｌＩｌを自由に初期設定により
選択出来るので、すべての組会せとして８１１１類の機
１＃＠を持つ集積回路装置をハードウェア的には１種類
の集積回路装置で実現出来る。
以上説明して来九ように、本発明の集積回路装置は初期
設定か出来る仁とによａ、ｔａ＋類の半導体集積回路装
置で複数の機能に使い分は出来る仁とにより、多くのｓ
＠ｏ半導体集積回路ｔＳ備しなくても済む駒点かありそ
の効果は大きい。
設定か出来る仁とによａ、ｔａ＋類の半導体集積回路装
置で複数の機能に使い分は出来る仁とにより、多くのｓ
＠ｏ半導体集積回路ｔＳ備しなくても済む駒点かありそ
の効果は大きい。
この発明は前記実施鉤に＠＊＠れない。
カエハ、１配シフトレジスタ２で保持され九４ビットの
信号の組み合せによ？、ｌ＠ｊｍｊｌの制御信号をデコ
ーダａ路等により形成してもよい。
信号の組み合せによ？、ｌ＠ｊｍｊｌの制御信号をデコ
ーダａ路等により形成してもよい。
着た、ディジタル制御−路としては、複数Ｏ機能を持た
せるために、その信号伝達ルートを１配のようなゲート
回路を用いて変更できるようＫしておくもの尋何んであ
ってもよい。
せるために、その信号伝達ルートを１配のようなゲート
回路を用いて変更できるようＫしておくもの尋何んであ
ってもよい。
ｌ１１函の簡単１に鋭―
第１図は本発＠に係るディジタル集積回路の一実施Ｐｉ
ｌｔ示すブロック図、第２図−）ないし第２図に）は、
それぞれ第１図ｉ路のカウンタ部の動作波形を示すタイ
ムチャートである。
ｌｔ示すブロック図、第２図−）ないし第２図に）は、
それぞれ第１図ｉ路のカウンタ部の動作波形を示すタイ
ムチャートである。
１・・・ディシール集積回路装置、２・・・シ７トレジ
スＪ、３・・・シフトレジスタ入力信号端子、４・・・
シフトレジスタシフトクロック端子、５・・・カウンタ
（３ビツト）、６・・・セレクタ、７・・・カウンタ出
力端子、８・・・カウンタクロック端子、９・・・論理
出力端子、１０・・・出力バッファ回路、１１・・・論
理機能ブロック、Ｇｌ ＊ Ｇｌ ＊（ｋ畠 、Ｇ
４・・・セレクタ６を構成する各ゲート回路、ＧＩ・・
・切換ゲート回路、ＧＩ、Ｇ、・−Ｍム１１１１）ゲー
）回路。
スＪ、３・・・シフトレジスタ入力信号端子、４・・・
シフトレジスタシフトクロック端子、５・・・カウンタ
（３ビツト）、６・・・セレクタ、７・・・カウンタ出
力端子、８・・・カウンタクロック端子、９・・・論理
出力端子、１０・・・出力バッファ回路、１１・・・論
理機能ブロック、Ｇｌ ＊ Ｇｌ ＊（ｋ畠 、Ｇ
４・・・セレクタ６を構成する各ゲート回路、ＧＩ・・
・切換ゲート回路、ＧＩ、Ｇ、・−Ｍム１１１１）ゲー
）回路。
第 １ 図
第 ２ 図（Ｉ：Ｌ）
第 ２ 図（ｂ）
第 ２ 図（Ｃン
第 ２ 図 （ｃＬ）
Ｊ
Claims (1)
- 【特許請求の範囲】 １、複数の機能が用意されたディジタル制御回路と、外
部端子より初期設定されるディジタル信号を保持するラ
ッチ回路とを含み、上記ラッチ回路で保持されたディジ
タル信号により、上記ディジタル制御回路の複数の機能
のうち１つの機能が選択される構成とし九ＣとｔＷ＊ａ
するディジタル集積１略装置。 ２、 上記外部端子線、ディジタル集積装ｌ路装置の通
常の動作状ｓにおいてあり４１１にい論場的な組合せの
外部端子と共用されるものであることｔＩ！＃像とする
特許請求の範ｌ！！第１婁記載のディジタル集積回路装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17459481A JPS5877332A (ja) | 1981-11-02 | 1981-11-02 | デイジタル集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17459481A JPS5877332A (ja) | 1981-11-02 | 1981-11-02 | デイジタル集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5877332A true JPS5877332A (ja) | 1983-05-10 |
Family
ID=15981294
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17459481A Pending JPS5877332A (ja) | 1981-11-02 | 1981-11-02 | デイジタル集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5877332A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53112651A (en) * | 1977-03-12 | 1978-10-02 | Nec Corp | Variable frequency demultiplier |
| JPS55852B1 (ja) * | 1970-05-07 | 1980-01-10 |
-
1981
- 1981-11-02 JP JP17459481A patent/JPS5877332A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55852B1 (ja) * | 1970-05-07 | 1980-01-10 | ||
| JPS53112651A (en) * | 1977-03-12 | 1978-10-02 | Nec Corp | Variable frequency demultiplier |
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