JPS588074B2 - Ｍｉｓ ガタトランジスタオモチイタ デンシカイロ - Google Patents

Description

【発明の詳細な説明】 この発明は絶縁ゲート型電界効果トランジスタ又はＭＩ
Ｓ型トランジスタと呼ばれるトランジスタを用いた電子
回路に関する。

ＭＩＳ型トランジスタ（以下、トランジスタと略称する
）の特長を最も良く利用した電子回路はダイナミックシ
フトレジスタやダイナミックメモリに代表されるダイナ
ミック型回路である。

この種回路においてはトランスファトランジスタを通し
てドライバトランジスタのゲート電極と基体領域との間
のゲート容量に電荷を蓄積し、トランスファゲートを不
導通としたのちに電荷がゲート電極又はトランスファト
ランジスタのＰＮ接合を通して漏洩する数ミリ秒までの
トランジスタの保持機能を利用している。

このダイナミック型トランジスタ回路は消費電力の低減
、高速動作、回路の簡素化にきわめて有効であるが、電
荷保持時間が短い欠点がある。

他方、電荷保持時間が長いものとして浮遊ゲートを有す
るＭＩＳ型トランジスタがあり、不揮発性メモリとして
の用途が知られているが、浮遊ゲートへの電荷の蓄積・
除去のために長時間を要し、さらにこの動作のための電
源に正負の両極性を要する等の技術的に未解決な多くの
問題を含んでいる。

この発明の目的は、既知のＭＩＳ型トランジスタ回路の
欠点を除去し、電気的特性の優れたＭＩＳ型トランジス
タ回路を提供することにある。

この発明の他の目的は、ＭＩＳ型トランジスタを用いた
ランダム・アクセス・メモリ（ＲＡＭ）の機能を改善し
、ＲＡＭの各記憶セルがバツファメモリとして有する不
揮発性メモリに必要な情報を移行することにより情報の
保持を不揮発性メモリで半永久に固定し所要時に不揮発
性メモリから記憶セルへ情報を得ることができるように
すると共に、不揮発性メモリにとってＲＡＭの記憶セル
がバツファとなって全ビット同時に書込動作を行うこと
のできる高速動作型不揮発性メモリを提供することにあ
り、且つ記憶容量はＲＡＭの周辺回路を共有する倍張型
に拡大されたＭＩＳメモリを提供することにある。

この発明のＭＩＳ型トランジスタ回路は入力信号を伝達
する伝達用ＭＩＳ型トランジスタ（トランスファトラン
ジスタ）Ｑｉと、このトランジスタＱｉでゲート電位が
制御される駆動用ＭＩＳ型トランジスタ（ドライバトラ
ンジスタ）ＱＤとこのトランジスタＱＤのゲートにソー
スが連絡しドレインが電源の高電位ＶＷＲに接続する浮
遊ゲートを有する記憶用ＭＩＳ型トランジスタ（メモリ
トランジスタ）ＱＭとを含むことを特徴とする。

この発明のトランジスタ回路は、トランスファ・ゲート
として作用するトランスファトランジスタＱｉとドライ
バトランジスタＱＤとの結合点にメモリトランジスタＱ
Ｍを介して電源が供給され得るもので、メモリトランジ
スタＱＭの浮遊ゲートへの電荷注入をトランスファ・ゲ
ートで制御することにより、トランファゲートが“オフ
”特性となった後にもドライバトランジスタＱＤがメモ
リトランジスタによりトランスファ・ゲートの“オン”
の時の状態に不揮発性に保持される。

即ち、トランスファ・ゲート“オン”状態でのドライバ
トランジスタのゲート電位をメモリトランジスタが固定
する。

このメモリトランジスタの動作はダイナミック回路に不
揮発性メモリ機能を付し、一時的な電荷保持を半永久的
にするものである。

又、多数個のダイナミック回路にそれぞれメモリトラン
ジスタを設け各メモリトランジスタを共通に駆動するこ
とにより、一方において多数個のダイナミック回路をメ
モリトランジスタをバツファメモリとして用いて不揮発
的に退避・蓄積することができ、他方において各ダイナ
ミック回路に高速に情報を貯えたのち各メモリトランジ
スタに同時に全情報を書込動作するため不揮発性メモリ
の一素子当りの書込動作を回路的に高速化せしめること
ができる。

例えば不揮発性メモリを記憶セルとして用いた実用的な
１ｋビットのＩＣメモリでは各アドレス毎に０．３ミリ
秒で書込を行うとしても全アドレスへの書込動作は０．
３秒を要する。

これに対しこの発明によれば同記憶容量のＲＡＭの書込
動作に高々各アドレス毎に０．２マククロ秒要するとし
て０．２ミリ秒であり、不揮発性メモリへの書込は全ロ
ット同時に０．３ミリ秒で行なわれるため、不揮発性書
込動作が０．５ミリ秒即ち、０．０００５秒で完了する
。

即知のＩＣメモリとこの発明を用いるＩＣメモリのこの
ような速度比は記憶容量の増大と共に更に顕著となり、
シススム大型化に対してこの発明の効果は有効でありか
つ実用性がさらに高まるものである。

次にこの発明の特徴をより良く理解するために、この発
明の実施例につき図を用いて説明する。

第１図はこの発明の好ましい実施例の回路図を示し、入
力端子ｉｎにドレイン、クロック端子φにゲートが接続
しているトランスファトランジスタＱｉとこのトランジ
スタＱｉのソースにゲート、ソースが電源の基準電位で
ある低電位端子ＧＮＤドレインが出力端子ＯｕＴに接続
しているドライバトランジスタＱＤと、このトランジス
タＱＤのゲートにソース、ゲートがゲート制御端子ＶＤ
Ｎドレインは書込電源の高電位端子ＶｗＲに接続してい
る浮遊ゲートを有するメモリトランジスタＱＭとを含む
。

又この実施例はドライバトランジスタＱＤのドレインと
読出電源の高電位端子ＶＤＤとの間の負荷用素子として
、ゲートおよびドレインかＶＤＤに接続し、ソースがＱ
Ｄのドレインに接続する負荷用トランジスタ（ロードト
ランジスタ）ＱＬを有し、又ＱＤのゲートとＧＮＤにド
レインおよびソースが接続し、ゲートがＶＤＤに接続す
る漏洩用トランジスタ（リーフトランジスタ）ＱＬ’が
設けられている。

各トランジスタの基体領域の電位を与える基体ゲート電
極は共通に基体端子ＳｕＢに導出されている。

各トランジスタの利得“β”の値は、ＱＤ：ＱＬ：Ｑｉ
ＱＭ：ＱＬ’＝１０：１：３：３：０．０１であり入出
力はＭＯＳレベル、ＶＤＤ＝１２Ｖ、各トランジスタの
ゲート閾値ＶＴ＝１．０■である。

トランジスタＱＬ′は余剰電荷の消失を早めるため補助
的に設けられるもので最も小さなドレイン・ソース間コ
レダクタンスを与える。

この実施例の回路動作については後に詳述する。

第２図はこの発明に好適な浮遊ゲートを有するメモリト
ランジスタの断面図で、主表面が１００、比抵抗４Ωｃ
ｍのシリコン単結晶の基体領域２１の一表面濃度１０２
１ｃｍ−３接合深さ２．５μのリン拡散領域２２，２３
を設け、これらの拡散領域間のチャンネル領域表面に約
１０００人のＳｉＯ２膜２４を介して多結晶シリコンの
浮遊ゲートＦＧを被着し、浮遊ゲートＦＧ上に３０００
〜４０００穴のＳｉＯ２膜２５を介してゲート電極Ｇを
備え、拡散領域２２，２３にオーミツク接触するドレイ
ン電極Ｄおよびソース電極Ｓを設け基体領域２１のオー
ミツク電極である基体ゲート電極ＳｕＢを設けてある。

基体領域２１の表面にはガードリンク用の拡散領域２６
がある。

このメモリトランジスタおよび他のトランジスタのソー
スおよびドレインは互に全く同機能を有するがこれらの
名称としては本明細書においては説明を容易にするため
単にいずれか一方をソース、他方をドレインという呼称
を用いることとする。

第３図は第２図に示したメモリトランジスタのこの発明
に適用するためのＹ−ト閾値■Ｔとドレイン電圧ＶＤと
の関係を示す。

ゲート閾値■１はトレイン電圧を通常のトランジスタ動
作を行う２０Ｖ以下の値としドレイン電流が流れ始める
ためのゲート電圧値である。

又、この図はドレイン電圧ＶＤが試料に０〜５０Ｖまで
ＩＯＶ毎に１秒間印加され、その後ゲート閾値■Ｔが測
定されたものである。

即ちこの実施例のＮチャンネルトランシスタゲート閾値
が正にあるエンハンスメント姿態のトランジスタ動作を
トランジスタが情報“０”を蓄積しているとし、デイプ
レツション姿態の動作を情報“１”を蓄積しているとす
ると情報“０”のトランジスタは、ソースを開放としゲ
ートおよび基体ゲートを低電位ＧＮＤとしてドレイン電
圧を印加して行くと特性曲線３１に沿って情報“１”に
転移する。

この転移の傾向はドレイン接合のアバランシエ降服によ
り浮遊ゲートへの正電荷注入から正電荷蓄積が起こり、
浮遊ゲートの周囲の絶縁被覆により蓄積電荷が半永久的
に保持されることによる。

又、情報“１”のトランジスタは、ソースを開放し基体
ゲートを低電位とし且つゲートをドレイン同電位として
ドレイン電圧を印加していくことにより特性曲線３２に
沿って情報“０”に転移する。

この情報“１”から情報“０”への転移は、第２図に示
したトランジスタ構造の基体領域２１の表面の活性領域
を囲む周囲に設けた表面濃度１０１６〜１０７ｃｍ−２
のカードリングとしてのＰ型ボロン拡散領域２６がチャ
ンネル領域側面の浮遊ゲートの直下で反転層降服を誘起
しゲート電界により浮遊ゲート電子を注入しそこに負電
荷を蓄積せしめるためである。

これら情報“１”および“０”の相互への転移はソース
電位を低電位に保つときには生びることなくゲート閾値
の変化は起らない。

第４図は第１図に示した実施例の回路動作を説明するた
め各部電圧波形図である。

メモリトランジスタは予め情報“０”を蓄積している。

入力信号■ｉｎの到来時にクロツク信号■φが与えられ
ると、ドライバトランジスタが高電位入力“Ｈ”又は低
電位入力“Ｌ”に応じてそれぞれ“オン”又は＋１オフ
＋１状態となる。

これらの状態は出力信号Ｖｏｎｔにそれぞれ低電位出力
＋“Ｌ’”又は高電位出力”Ｈ’”の反転出力を与える
。

又、入力信号ＶＩｏおよびクロツク信号Ｖφの到来時に
書込信号ＶＷＲを約４０Ｖまで上昇し且つゲート信号■
Ｇを低電位とすると、入力信号が高電位人力“Ｈ”のと
きにはドレイン接合がアバランシエ降服し、浮遊ゲート
への正電荷蓄積を起し、メモリトランジスタに情報“１
”が書込まれる。

入力信号■ｉｎが低電位入力“Ｌ”のときにはドレイン
からソースへの電流流出がアバランシエ注入を抑止する
ためメモリトランジスタは情報“０”の状態に保持され
る。

クロック信号■φが低電位となりトランスファトランジ
スタが“オフ”すると、ドライバトランジスタのゲート
電位はリークトランジスタで低電位に抑えられ得るが、
書込信号ＶＷＲを５ｖ程度とし、メモリトランジスタが
情報”１”を蓄積している時にはゲート電位がメモリト
ランジスタを通して与えられるため高電位に保たれ、出
力信号■ｏｕｔには書込信号ＶＷＲの印加中の低電位“
Ｌ’”が保たれる。

他方、メモリトランジスタが情報“０”であればドライ
バトランジスタのゲート電位は書込信号■ｗＲに影響さ
れずリークトランジスタにより低電位に保たれ、出力信
号はロードトランジスタにより高電位“Ｈ’”となる。

即ち、リーフトランジスタは利得が最も小に設計されて
居り、トランスファトランジスタ又はメモリトランジス
タが不導通状態の時にのみドライバトランジスタを制御
する。

又、出力信号はクロック信号Ｖφ高レベルであるか又は
、書込信号ＶＷＲが５ｖ程度の読出信号レベルで与えら
れている時にのみ゛安定１′もしくは“確実”な情報を
与える。

このような期間は一般にデータ・バリツド（ＤＡＴＡ
ＶＡＬＬＤ）と呼ぶ。

メモリトランジスタの情報は不揮発性であるが、新しい
情報の導入が必要となると再書込前に消去を行う。

この消去は情報書込前の情報“０”の蓄積状態である。

この実施例では第４図に示す如くクロツク信号■φが低
電位にあり、トランスファトランジスタが“オフ”状態
である時に、ゲート電圧を必要に応じて＋１０ｖ程度ま
で上昇し、書込信号■ｗＲを低電位とし、基体ゲートに
−４０■の大きな負電圧を与える。

この負電圧印加は先に説明した第３図の特性曲線３２の
条件と同じ、即ち基体ゲートに対し他のトレイン、ソー
ス、ゲート電極に一様に高電圧印加したことと同一のこ
とであるため、メモリトランジスタの浮遊ゲートに負電
荷蓄積を起し、情報“０”の蓄積状態となる。

上述の実施例はトランクファトランジスタとロードトラ
ンジスタとドライバトランジスタとを有するダイナミッ
ク回路に浮遊ゲートを用いたメモリトランジスタを付加
せしめたことより、データバリツドの期間を半永久的に
得ることができ、且つ電源の有無に無関係に不揮発性の
情報保持を行うことができる。

かゝる動作はダイナミック回路を機能的にスタティック
動作と見做し得るものであり、低電力消費と情報の長時
間利用を確実に行うものである。

第５図はこの発明の他の実施例の回路図であるこの実施
例はトランスファトランジスタＯｉ１，Ｏｉ２とドライ
バトランジスタＱＤ１，ＱＤ２とロードトランジスタＱ
Ｌ１，ＱＬ２とが形成する６素子型フリツプフロツプ回
路に、ドライバトランジスタＱＤ１，ＱＤ２のゲートに
それぞれ転送用ＭＩＳ型トランジスタ（リードトランジ
スタ）、ＱＢ１，ＱＲ２とメモリトランジスタＱＭ１，
ＱＭ２との直列回路を結合せしめたものである。

直列回路は、メモリトランジスタＱＭ１，ＱＭ２のそれ
ぞれのソースにリードトランジスタＱＲ１，ＱＲ２のそ
れぞれのソースドライバトランジスタＱＤ１，ＱＤ２の
ゲートにそれぞれ接続し、メモリトランジスタＱＭ１，
ＱＭ２ドレインおよびゲートならびにリードトランジス
タＱＲ１，ＱＲ２のゲートをそれぞれ書込電源の高電位
端子ＶＷＲＮゲート制御端子ｖＧおよび転送端子Ｒに接
続して得られる。

フリツプ・フロツプ回路からはトランスファトランジス
タＱｉ１，Ｑｉ２のそれぞれのドレインが情報端子Ｄ，
Ｄに導出し、ゲートは共通のリードライト端子ＲＷＡに
接続し、電源の高電位端子ＶＤＤおよび低電位端子ＧＮ
Ｄが結合し、且つこの実施例の全トランジスタに共通の
基体ゲートＳｕＢが低電位端子ＧＮＤと同電位に保たれ
る。

この実施例はリードトランジスタＱＲＩ ，ＱＲ２が共
に“オフ”状態にあるときには、メモリトランジスタＱ
Ｍ１，ＱＭ２とフリツプ・フロツブ回路とは無関係で互
いに他から解放されるが、リードトランジスタＱＲ１，
ＱＲ２を“オン”状態にすることによりメモリトランジ
スタＱＭ１，ＱＭ２の情報でフリツブ・フロツプ回路の
安定状態が制御される。

この制御の状態は情報端子Ｄ，Ｄの信号をトランスファ
・トランジスタＱｉ１，Ｑｉ２を通じてドライバ・トラ
ンジスタＱＤ１，ＱＤ２に与えて情報を導入すると同様
である。

メモリトランジスタＱＭＩ，ＱＭ２への情報の蓄積・転
送は前実施例と同様に次の第６図に示す電圧操作で行な
われる。

第６図は第５図の実施例の回路動作を説明するための電
圧波形を示す。

前実施例と同様にメモリトランジスタＱＭ１，ＱＭ２は
予め共に情報“０”の蓄積状態とし、情報端子Ｄ，Ｄに
時刻ｔ１でそれぞれ“Ｌ”および“Ｈ”の電位を与え、
次にｔ２で端子ＲＷＡに高電位信号ＶＲＷＡを与えてト
ランスファトランジスタＱｉ１，Ｑｉ２を“オン”状態
とする。

この状態で信号ＶＲＷＡの失われるｔ３以後もフリツプ
・フロツブではゲートが“Ｌ”となる第１のドライバト
ランジスタＱＤＩが“オフ”、“Ｈ”となる第２のドラ
イバトランジスタＱＤ２が“オン”となる安定状態の情
報を保有する。

但しこの保有状態はロードトランジスタＱＬ１，ＱＬ２
により保持電流が供給されていることによる一次的保持
である。

次にｔ４〜ｔ５で端子Ｒに信号■Ｒが与えられリードト
ランジスタＱＲ１，ＱＲ２が“オン”状態となり、同時
に書込信号ＶＷＲが書込信号レベルに増大されると、第
１のメモリトランジスタＱＭ１はゲート電位ＶＧが低電
位であると同時にソース電位が第２のドライバトランジ
スタＱＤ２を通して低電位であるためアバランシエ注入
が抑えられて情報“Ｏ”が蓄積状態のまゝとなる。

他方、第２のメモリトランジエスタＱＭ２は、ゲート電
位ｖＧが低電位でありソース電位は第１のドライバトラ
ンジスタＱＤ１のドレインが高電位であるため、アバラ
ンシエ注入による浮遊ゲートへの正電荷蓄積が起り、こ
のメモリトランジエスタＱＭ２は情報“１”を蓄積する
。

この第１および第２のメモリトランジエスタＱＭ１，Ｑ
Ｍ２にそれぞれ蓄積された情報“０”および“１”は不
揮発性であるから長時間経過後再びフリツブ・フロツプ
回路に呼戻すことができ、時刻ｔ６〜ｔ７において電源
ＶＤＤを入し、トランスファトランジスタＱｉ１，Ｑｉ
２を“オフ”状態信号ＶＲおよび読出レベルの信号Ｖｗ
Ｒを与えると、フリツプ・フロツプ回路は、強制的に情
報“１”である第２のメモリトランジスタＱＭ２を通し
て信号ＶＷＲが第２のドライバトランジスタＱＤ２のゲ
ートに印加されるため第２のドライバトランジスタＱＤ
２が“オン”であり第１のドライバトランジスタＱＤ１
のゲートは第１のメモリトランジスタＱＭ１が情報＋１
０ＩＩの蓄積状態であるため高電位とならずに１１オフ
＋１に強制される。

ｔ７以後にフリツプフロツプ回路はロートトランジスタ
ＱＬ１，ＱＬ２から保持電流が供給されるため電源ＶＤ
Ｄが与えられる限り安定であり、リード・ライト信号Ｖ
ＲＷＡがｔ８〜ｔ９に供給されることにより情報端子Ｄ
，Ｄでそれぞれ高電位“Ｈ’”および低電位“Ｌ’”の
信号を読み出すことができる。

転送端子Ｒへの信号■Ｒが高電位に駆動されない限りメ
モリトランジスタＱＭ１，ＱＭ２とフリップ・フロツプ
回路とは独立するため、フリップフロツプ回路への蓄積
情報の転送が不要になると、ｔ１０〜ｔ１１で信号■Ｒ
を低電位に保ち書込信号Ｖｗ，を書込信号レベルとし同
時にゲート制御端子に高電位信号■Ｇを与えて、第１お
よび第２のメモリトランジスタＱＭ１，ＱＭ２を初期の
共に情報“０”を蓄積した状態とする。

この実施例では入力信号を受けるトランスファトランジ
スタＱｉ１，Ｑｉ２が単にフリツプ・フロツプ回路をセ
ットするものであるため、これらのトランジスタに無関
係にフリツプ・フロツプ回路とメモリトランジスタＱＭ
１，ＱＭ２の情報転送が行なわれる。

又、メモリトランジスタとリードトランジスタの直列回
路はいずれがフリツプ・フロツプ回路側に配置されても
良いが信号レベルについて本実施例が好ましい。

第７図はこの発明の更に他の実施例の回路図である。

この実施例のフリツプ・フロツプ回路からロードトラン
ジスタを除去し、フリツプ・フロツプ回路動作をトラン
スファトランジスタＱｉ１，Ｑｉ２および互いに他のド
レインにゲートを持続するドライバトランジスタＱＤ１
，ＱＤ２とカラ成る４素子型ダイナミック型フリツブ・
フロツブ回路（Ｆ／Ｆ回路）である。

この実施例ではこのＦ／Ｆ回路と、各ドクイバトランジ
スタＱＤ１．ＱＤ２のゲート書込電源の高電位端子■ｗ
Ｒとの間に前実施例と同様のリードトランジスタＱＲ１
，ＱＲ２およびメモリトランジスタＱＭ１，ＱＭ２との
直列回路（ＮＭ回路）がそれぞれ設けられている。

Ｆ／Ｆ回路からは低電位端子ＧＮＤ，リードライト端子
ＲＷＡおよび情報端子Ｄ．Ｄが導出しＦＭ回路からは高
電位端子ＶＷＲ転送端子Ｒおよびゲート制御端子ｖＧが
導出される。

各トランジスタのゲート閾値は１Ｖで基体ゲートは共通
に端子ＳｕＢに導出され、低電位端子ＧＮＤと同一電位
に保たれる。

この第７図の実施例は第６図を参照して説明した第５図
の実施例と情報端子Ｄ．ＤとＦ／Ｆ回路との情報の伝送
は実質的に同じである。

Ｆ／Ｆ回路はダイナミック型の回路動作を行がＮＭ回路
への情報書込を行うときにドライバトランジスタＱＤ１
，ＱＤ２が互いに他を強制してフリツプ・フロツブ動作
するため、ドライバトランジスタＱＤ１，ＱＤ２の電荷
保持期間内であればリードライト信号ＶＲＷＡが駆動さ
れたのちであっても、書込レベルの書込信号ＶｗＲおよ
びリード信号ｖＲを与えることにより不揮発性の情報書
込が行なわれる。

即ち情報端子Ｄ，Ｄからそれぞれ情報ＩＩＬｎ，ＩＴＨ
ＩＩがＦ／Ｆ回路に与えられ、第１のドライバトランジ
スタＱＤ１が“オフ”、第２のドライバトランジスタＱ
Ｄ２が“オン”となったのちトランスファトランジスタ
Ｑｉ１，Ｑｉ２を“オフ”し、各ドライバトランジスタ
ＱＤ１，ＱＤ２のゲート容量で電荷が保持されている間
に信号ＶＷＲを印加しリードトランジスタ Ｑａ１，Ｑｇ２を“オン”すると、信号ＶＷＲがＦ／Ｆ
回路の電源となってドライバトランジスタＱＤ１，ＱＤ
２の“オフ”および“オン”特性は互いに強制（リフレ
ッシュ）される。

又、第１のドライバトランジスタＱＤ１が“オフ”であ
るためこれのドレインに結合する第２のメモリトランジ
スタＱＭ２に情報“１”が書込まれ、第２のドライバト
ランジスタが“オン”であるため第１のメモリトランジ
スタは情報“０”の蓄積状態を維持する。

又、この実施例はＮＭ回路をＦ／Ｆ回路の負荷回路とし
て利用することができ、信号ＶＷＲを電源として読出し
レベルの電位を与え、信号ＶＲを与えてリードトランジ
スタをオンすることにより情報“１”を蓄積するメモリ
トランジスタを通してＦ／Ｆ回路に保持電流が供給され
、且つこれが情報の転送となる。

即ち第２のトランジスタが情報“１”を蓄積していると
第２のドライバトランジスタのゲートが高電位となって
“オン”し、第１のメモリトランジスタＱＭ１が情報“
０”であるため第１のドライバトランジスタＱＤＩは第
２のドライバトランジスタによりゲートを低電位に強制
されて“オフ”となる。

このドライバトランジスタの情報はリード・ライト信号
ＶＲＷＡを与えることにより情報端子Ｄ，Ｄにそれぞれ
低レベル“Ｌ’”および高レベル“Ｈ’”の出力信号と
なる。

不揮発性メモリとしてのメモリトランジスタＱＭ１，Ｑ
Ｍ２への情報書込が行なわれるときに予め情報“０”が
両者に与えられ、書込後にＦ／Ｆ回路の負荷回路として
ＮＭ回路が用いられるときには情報を固定してスタティ
ックなＦ／Ｆ回路動作を行わせる。

このことは“オン”状態のドライバトランジスタのゲー
トにのみ電源供給が行なわれるため消費電力は直流的に
無であるが、反面外部からの情報変更を許容しない。

メモリトランジスタＱＭ１，ＱＭ２を共にゲート信号Ｖ
Ｇを低レベル、リードトランジスタＱＲ１，ＱＲ２をオ
フとして書込動作を行い共に情報“１”の蓄積状態とし
たのち信号ＶｗＲを読出レベル、リードトランジスタを
“オン”することによりＮＭ回路はＦ／Ｆ回路の一般の
スタティック型Ｆ／Ｆ回路の負荷として動作せしめるこ
とができる。

この時には不揮発性記憶を必要とするときに両メモリト
ランジスタＱＭ１，ＱＭ２を“０”書込して前述を行う
。

第８図はこの発明の発展された他の実施例の回路図であ
りこの実施例は第７図の実施例を記憶セルとしてマトリ
ックス状に配置したＩＣメモリを示す。

即ち、記憶セルはＮＭ回路とＦ／Ｆ回路とを含み、各列
の記憶セルはリード・ライト端子ＲＷＡｎ−１，ＲＷＡ
ｎ，ＲＷＡｎ＋１、が列毎に共通であり、各組の情報端
子Ｄｍ・Ｄｍ，Ｄｍ＋１・Ｄｍ＋１は行毎の記憶セルに
共にそれぞれのセルのＦ／Ｆ回路の番地指定を行うこと
ができる。

又、ＮＭ回路は全てが共通の端子ＶｗＲ，ＶＧ，Ｒを持
つ。

又、低電位端子ＧＮＤおよび基体ゲート端子ＳｕＢはＩ
Ｃメモリ内に共通である。

各端子記号は前実施例と共通であり、番地選択以外の機
能は同一であるため説明を簡略にする。

この実施例は不揮発性メモリを一時記憶型４素子ダイナ
ミック型ＲＡＭに付加するもので、各Ｆ／Ｆ回路の記憶
セル当り１個のＮＭ回路を設けてある。

ＮＭ回路は第７図と同一で、予めメモリトランジスタＱ
Ｍ１，ＱＭ２を情報“０”の蓄積状態とし、全アドレス
のＦ／Ｆ回路に所定の情報を導大したのちリードトラン
ジスタを“オン”して端子ＶＧを低電位として書込端子
ＶｗＲに書込レベルの信号で駆動することにより全記憶
セルの情報が一時に不揮発性記憶される。

この不揮発性の記憶動作は全ビットに対し一個の不揮発
性メモリを書込む速度と同一であるため、不揮発性メモ
リを直接の記憶セルとする既知の思想に比して前述の如
く高速で行なわれる。

ＮＭ回路からＦ，／Ｆ回路への情報転送も一勢に行なわ
れ、書込端子ＶＷＲ，および端子ｖＲを読出レベルで駆
動してリード・トランジスタを“オン”することにより
全アドレスのＦ／Ｆ回路の情報を導入する。

又、各ＮＭ回路の一対メモリトランジスタＱＭ１，ＱＭ
２を共に情報“１”の蓄積状態とすると、この実施例は
６素子スタティック型ＲＡＭ同機能の動作を行なわせる
ことができる。

この実施例における最大の利点はＲＡＭを形成する記憶
セルがＦ／Ｆ回路であり、情報の書替が高速且つ信号レ
ベルが安定であることを不揮発性メモリの補助手段とし
て用いたことで、全ビット一勢の不揮発性記憶動作が確
実且つ高速で行なわれることである。

又、ＲＡＭの情報に不揮発性メモリを補助手段として用
いて長時間蓄積後に読み出し可能としていることである
。

これらの特徴はＩＣメモリの周辺回路を複雑し高速動作
を失うことなく記憶容量が拡張されたことと等価である
。

【図面の簡単な説明】

第１図はこの発明の第１の実施例の回路図、第２図はこ
の発明に好適なメモリトランジスタの断面図、第３図は
第２図のトランジスタのＷ図、第４図は第１図の動作を
説明するための電圧波形図、第５図はこの発明の第２の
実施例の回路図、第６図は第５図の実施例の動作を示す
電圧波形図、第７図はこの発明の第３の実施例の回路図
、第８図はこの発明の第４の実施例の回路図である。 図中、ＱＭ，ＱＭＩ，ＱＭ２は浮遊ゲートを有するトモ
リトランジスタ、Ｑｉ，Ｑｉ１，Ｑｉ２はトランスファ
トランジスタ、ＱＤ，ＱＤ１，ＱＤ２はドライバトラン
ジスタ、ＱＬ，ＱＬ１，ＱＬ２はロードトランジスタ、
ＱＲ１，ＱＲ２はリードトランジスタ、ＮＭ，ＮＭ’，
ＮＭ”，ＮＭ”は不揮発性記憶回路、Ｆ／Ｆ，Ｆ／Ｆ’
，Ｆ／Ｆ”，Ｆ／Ｆ”’はフリツプフロツプ回路である
。

Claims (1)

【特許請求の範囲】
1. １ 入力信号を伝達する第一のＭＴＳ型トランジスタと
   この第一のＭＩＳ型トランジスタでゲート電位が制御さ
   れる第二のＭＩＳ型トランジスタとを有するトランジス
   タ回路において、前記第二のＭＩＳ型トランジスタのゲ
   ート回路と電源の高電位とをドレイン・ソースを介して
   結合する浮遊ゲートを有する記憶用ＭＩＳ型トランジス
   タを備えたことを特徴とするＭＩＳ型トランジスタを用
   いた電子回路。