JPH0244432A - 電子計算機制御方式 - Google Patents
電子計算機制御方式Info
- Publication number
- JPH0244432A JPH0244432A JP63196331A JP19633188A JPH0244432A JP H0244432 A JPH0244432 A JP H0244432A JP 63196331 A JP63196331 A JP 63196331A JP 19633188 A JP19633188 A JP 19633188A JP H0244432 A JPH0244432 A JP H0244432A
- Authority
- JP
- Japan
- Prior art keywords
- redundant information
- parity
- data
- checking
- generation
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000001514 detection method Methods 0.000 claims abstract description 9
- 238000000034 method Methods 0.000 description 8
- 238000010586 diagram Methods 0.000 description 2
- 238000005086 pumping Methods 0.000 description 2
- 125000004122 cyclic group Chemical group 0.000 description 1
- 230000006870 function Effects 0.000 description 1
Landscapes
- Detection And Correction Of Errors (AREA)
- Executing Machine-Instructions (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は電子計算機制御方式に関し、特にサブルーチン
のコール／リターンとデータやレジスタ等のプッシュ／
ポツプとに同じスタックが使用されこのスタックにエラ
ー検出用の冗長情報が付随している電子計算機における
電子計算機制御方式〔従来の技術〕 従来、１本のスタックを使用してサブルーチンのコール
／リターン（すなわち、戻り番地のプッシュ／ポツプ）
とデータやレジスタ等（戻り番地を除く。以下同様）の
プッシュ／ポツプとを行う電子計算機では、スタックに
おいて戻り番地とデータやレジスタ等との区別は行われ
ておらず、スタックに入った後は内容から戻り番地であ
るかデータやレジスタ等であるかは判定することができ
なかった。
のコール／リターンとデータやレジスタ等のプッシュ／
ポツプとに同じスタックが使用されこのスタックにエラ
ー検出用の冗長情報が付随している電子計算機における
電子計算機制御方式〔従来の技術〕 従来、１本のスタックを使用してサブルーチンのコール
／リターン（すなわち、戻り番地のプッシュ／ポツプ）
とデータやレジスタ等（戻り番地を除く。以下同様）の
プッシュ／ポツプとを行う電子計算機では、スタックに
おいて戻り番地とデータやレジスタ等との区別は行われ
ておらず、スタックに入った後は内容から戻り番地であ
るかデータやレジスタ等であるかは判定することができ
なかった。
上述した従来の電子計算機制御方式では、プッシュされ
たデータを戻り番地としてポツプしたり、プッシュされ
た戻り番地を誤ってレジスタにポンプしたりする等の戻
り番地とデータやレジスタ等との取違えによるプログラ
ムミスを検出することができず、プログラムのデバッグ
が困難であるという欠点がある。
たデータを戻り番地としてポツプしたり、プッシュされ
た戻り番地を誤ってレジスタにポンプしたりする等の戻
り番地とデータやレジスタ等との取違えによるプログラ
ムミスを検出することができず、プログラムのデバッグ
が困難であるという欠点がある。
また、スタックの内容からプログラムが走行してきた経
路を解析する際に戻り番地とデータやレジスタ等との区
別がつかず、経路解析等が困難であるという欠点がある
。
路を解析する際に戻り番地とデータやレジスタ等との区
別がつかず、経路解析等が困難であるという欠点がある
。
本発明の目的は、上述の点に鑑み、サブルーチンのコー
ル／リターンの場合とデータやレジスタ等のプッシュ／
ポツプの場合とでエラー検出用の冗長情報の生成／チェ
ックモードを変化させることにより、プログラムミス等
による戻り番地とデータやレジスタ等との取違えを容易
に検出できるようにした電子計算機制御方式を提供する
ことにある。
ル／リターンの場合とデータやレジスタ等のプッシュ／
ポツプの場合とでエラー検出用の冗長情報の生成／チェ
ックモードを変化させることにより、プログラムミス等
による戻り番地とデータやレジスタ等との取違えを容易
に検出できるようにした電子計算機制御方式を提供する
ことにある。
本発明の電子計算機制御方式は、サブルーチンのコール
／リターンとデータやレジスタ等のプッシュ／ポンプと
に同じスタックが使用されこのスタ・７りにエラー検出
用の冗長情報が付随している電子計算機において、２種
類の冗長情報生成／チェックモードを備える冗長情報生
成／チェック手段と、サブルーチンのコール／リターン
の際には一方の冗長情報生成／チェックモードで冗長情
報の生成／チェックを行いデータやレジスタ等のプッシ
ュ／ポツプの際には他方の冗長情報生成／チェックモー
ドで冗長情報の生成／チェックを行うように前記冗長情
報生成／チェック手段を制御する冗長情報生成／チェッ
クモード制御手段とを有する。
／リターンとデータやレジスタ等のプッシュ／ポンプと
に同じスタックが使用されこのスタ・７りにエラー検出
用の冗長情報が付随している電子計算機において、２種
類の冗長情報生成／チェックモードを備える冗長情報生
成／チェック手段と、サブルーチンのコール／リターン
の際には一方の冗長情報生成／チェックモードで冗長情
報の生成／チェックを行いデータやレジスタ等のプッシ
ュ／ポツプの際には他方の冗長情報生成／チェックモー
ドで冗長情報の生成／チェックを行うように前記冗長情
報生成／チェック手段を制御する冗長情報生成／チェッ
クモード制御手段とを有する。
（作用〕
本発明の電子計算機制御方式では、冗長情報生成／チェ
ック手段が２種類の冗長情報生成／チエ、／クモードを
備え、冗長情報生成／チェックモード制御手段がサブル
ーチンのコール／リターンの際には一方の冗長情報生成
／チェックモードで冗長情報の生成／チェックを行いデ
ータやレジスタ等のプッシュ／ポツプの際には他方の冗
長情報生成／チェックモードで冗長情報の生成／チエ・
７りを行うように冗長情報生成／チェック手段を制御す
る。
ック手段が２種類の冗長情報生成／チエ、／クモードを
備え、冗長情報生成／チェックモード制御手段がサブル
ーチンのコール／リターンの際には一方の冗長情報生成
／チェックモードで冗長情報の生成／チェックを行いデ
ータやレジスタ等のプッシュ／ポツプの際には他方の冗
長情報生成／チェックモードで冗長情報の生成／チエ・
７りを行うように冗長情報生成／チェック手段を制御す
る。
次に、本発明について図面を参照して詳細に説明する。
第１図は、本発明の一実施例の電子計算機制御方式が適
用された電子計算機の構成を示す回路ブロック図である
。この電子計算機は、処理装置ｌと、メモリ （主記憶
）２と、処理装置ｌ内に含まれる命令デコーダ１０と、
パリティ生成回路１１と、パリティチェック回路１２と
、メモリ２内に設けられるスタック１３とから、その主
要部が構成されている。
用された電子計算機の構成を示す回路ブロック図である
。この電子計算機は、処理装置ｌと、メモリ （主記憶
）２と、処理装置ｌ内に含まれる命令デコーダ１０と、
パリティ生成回路１１と、パリティチェック回路１２と
、メモリ２内に設けられるスタック１３とから、その主
要部が構成されている。
処理装置ｌは、メモリ２に対してアドレス２０および書
込みデータ２１を送灯、続出しデータ２４を受信する。
込みデータ２１を送灯、続出しデータ２４を受信する。
また、処理装置１は、パリティチエ７り回路１２からエ
ラー検出用の割込み信号２５を受信するや 命令デコーダｌＯは、サブルーチンのコール／リターン
を行う命令のデコード時にパリティ制御信号２３として
“ｌ”を出力し、データやレジスタ等のプッシュ／ポツ
プを行う命令のデコード時にパリティ制御信号２３とし
て“０”を出力する。
ラー検出用の割込み信号２５を受信するや 命令デコーダｌＯは、サブルーチンのコール／リターン
を行う命令のデコード時にパリティ制御信号２３として
“ｌ”を出力し、データやレジスタ等のプッシュ／ポツ
プを行う命令のデコード時にパリティ制御信号２３とし
て“０”を出力する。
パリティ生成回路１１は、書込みデータ２１に対して例
えば偶パリティを生成する第１のパリティ生成モードと
、例えば奇パリティを生成する第２のパリティ生成モー
ドとを備える。
えば偶パリティを生成する第１のパリティ生成モードと
、例えば奇パリティを生成する第２のパリティ生成モー
ドとを備える。
パリティチェック回路１２は、読出しデータ２４に対し
て例えば偶パリティをチェックする第１のパリティチェ
ックモードと、例えば奇パリティをチェックする第２の
パリティチェックモードとを備える。また、パリティチ
ェック回路１２は、パリティエラー検出時に“１°の割
込み信号２５を発生ずる。
て例えば偶パリティをチェックする第１のパリティチェ
ックモードと、例えば奇パリティをチェックする第２の
パリティチェックモードとを備える。また、パリティチ
ェック回路１２は、パリティエラー検出時に“１°の割
込み信号２５を発生ずる。
スタック１３内には、戻り番地またはデータやレジスタ
等でなる書込みデータ２１と対応させて、冗長情報とし
てパリティ２２が格納されるようになっている。
等でなる書込みデータ２１と対応させて、冗長情報とし
てパリティ２２が格納されるようになっている。
なお、パリティ生成回路１１およびパリティチェック回
路１２が２種類の冗長情報生成／チェックモ−ドを備え
る冗長情報生成／チェック手段に対応し、パリティ制御
信号２３を出力する命令デコーダＩＯがサブルーチンの
コール／リターンの際には一方の冗長情報生成／チェッ
クモードで冗長情報の生成／チェックを行いデータやレ
ジスタ等のプッシュ／ポツプの際には他方の冗長情報生
成／チェックモードで冗長情報の生成／チェックを行う
ように冗長情報生成／チェック手段を制御する冗長情報
生成／チェックモード制御手段に対応している。
路１２が２種類の冗長情報生成／チェックモ−ドを備え
る冗長情報生成／チェック手段に対応し、パリティ制御
信号２３を出力する命令デコーダＩＯがサブルーチンの
コール／リターンの際には一方の冗長情報生成／チェッ
クモードで冗長情報の生成／チェックを行いデータやレ
ジスタ等のプッシュ／ポツプの際には他方の冗長情報生
成／チェックモードで冗長情報の生成／チェックを行う
ように冗長情報生成／チェック手段を制御する冗長情報
生成／チェックモード制御手段に対応している。
次に、このように構成された本実施例の電子計算機制御
方式の動作について説明する。
方式の動作について説明する。
処理装置１においてサブルーチンのコール／リターンを
行う命令が実行されると、命令デコーダ１０からパリテ
ィ制御信号２３として“ｌ”が出力され、パリティ生成
回路１１は第１のパリティ生成モードとなってパリティ
２２として偶パリティを生成し、パリティチェック回路
１２は第１のパリティチェックモードとなってスタック
１３からの読出しデータ２４に含まれるパリティ２２が
偶パリティであることをチェックする。このパリティチ
ェックによりパリティ２２が偶パリティでなければ、パ
リティチェック回路１２は割込み信号２５を“ｌ”にし
てパリティエラー検出を処理装置１に通知する。
行う命令が実行されると、命令デコーダ１０からパリテ
ィ制御信号２３として“ｌ”が出力され、パリティ生成
回路１１は第１のパリティ生成モードとなってパリティ
２２として偶パリティを生成し、パリティチェック回路
１２は第１のパリティチェックモードとなってスタック
１３からの読出しデータ２４に含まれるパリティ２２が
偶パリティであることをチェックする。このパリティチ
ェックによりパリティ２２が偶パリティでなければ、パ
リティチェック回路１２は割込み信号２５を“ｌ”にし
てパリティエラー検出を処理装置１に通知する。
他方、処理装置ｌにおいてデータやレジスタ等のプッシ
ュ／ポツプを行う命令が実行されると、命令デコーダＩ
Ｏからパリティ制御信号２３として“０”が出力され、
パリティ生成回路１１は第２のパリティ生成モードとな
ってパリティ２２として奇パリティを生成し、パリティ
チェック回路１２は第２のパリティチェックモードとな
ってスタック１３がらの読出しデータ２４に含まれるパ
リティ２２が奇パリティであることをチェックする。こ
のパリティチェックによりパリティ２２が奇パリティで
なければ、パリティチェック回路１２は割込み信号２５
を“１”にしてパリティエラー検出を処理装置１に通知
する。
ュ／ポツプを行う命令が実行されると、命令デコーダＩ
Ｏからパリティ制御信号２３として“０”が出力され、
パリティ生成回路１１は第２のパリティ生成モードとな
ってパリティ２２として奇パリティを生成し、パリティ
チェック回路１２は第２のパリティチェックモードとな
ってスタック１３がらの読出しデータ２４に含まれるパ
リティ２２が奇パリティであることをチェックする。こ
のパリティチェックによりパリティ２２が奇パリティで
なければ、パリティチェック回路１２は割込み信号２５
を“１”にしてパリティエラー検出を処理装置１に通知
する。
なお、上記実施例では、冗長情報をパリティとした例に
ついて説明したが、冗長情報はパリティに限定されるも
のではなく、巡回冗長検査符号等のその他の冗長情報を
用いてもよいことはいうまでもない。
ついて説明したが、冗長情報はパリティに限定されるも
のではなく、巡回冗長検査符号等のその他の冗長情報を
用いてもよいことはいうまでもない。
以上説明したように本発明は、サブルーチンのコール／
リターンの場合とデータやレジスタ等のプッシュ／ポツ
プの場合とでエラー検出用の冗長情報の生成／チェック
モードを変化させることにより、プログラムミス等によ
る戻り番地とデータやレジスタ等との取違えが検出でき
るようになるという効果がある。
リターンの場合とデータやレジスタ等のプッシュ／ポツ
プの場合とでエラー検出用の冗長情報の生成／チェック
モードを変化させることにより、プログラムミス等によ
る戻り番地とデータやレジスタ等との取違えが検出でき
るようになるという効果がある。
また、スタックの内容を解析する際に冗長情報も一緒に
取り出すことにより、戻り番地とデータやレジスタ等と
の区別をつけることができ、プログラムの経路解析等を
容易に行うことができるという効果がある。
取り出すことにより、戻り番地とデータやレジスタ等と
の区別をつけることができ、プログラムの経路解析等を
容易に行うことができるという効果がある。
第１図は本発明の一実施例の電子計算機制御方式が適用
された電子計算機の構成を示す回路ブロック図である。 図において、 処理装置、 メモリ、 命令デコーダ、 パリティ生成回路、 パリティチェック回路、 スタック、 アドレス、 書込みデータ、 パリティ、 パリティ制御信号、 読出しデータ、 割込み信号である。
された電子計算機の構成を示す回路ブロック図である。 図において、 処理装置、 メモリ、 命令デコーダ、 パリティ生成回路、 パリティチェック回路、 スタック、 アドレス、 書込みデータ、 パリティ、 パリティ制御信号、 読出しデータ、 割込み信号である。
Claims (1)
- 【特許請求の範囲】 サブルーチンのコール／リターンとデータやレジスタ等
のプッシュ／ポップとに同じスタックが使用されこのス
タックにエラー検出用の冗長情報が付随している電子計
算機において、 ２種類の冗長情報生成／チェックモードを備える冗長情
報生成／チェック手段と、 サブルーチンのコール／リターンの際には一方の冗長情
報生成／チェックモードで冗長情報の生成／チェックを
行いデータやレジスタ等のプッシュ／ポップの際には他
方の冗長情報生成／チェックモードで冗長情報の生成／
チェックを行うように前記冗長情報生成／チェック手段
を制御する冗長情報生成／チェックモード制御手段と を有することを特徴とする電子計算機制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63196331A JPH0244432A (ja) | 1988-08-05 | 1988-08-05 | 電子計算機制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63196331A JPH0244432A (ja) | 1988-08-05 | 1988-08-05 | 電子計算機制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0244432A true JPH0244432A (ja) | 1990-02-14 |
Family
ID=16356049
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63196331A Pending JPH0244432A (ja) | 1988-08-05 | 1988-08-05 | 電子計算機制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0244432A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006277532A (ja) * | 2005-03-30 | 2006-10-12 | Nec Corp | レジスタ退避復旧回路障害検出装置及び方法とそのプログラム |
-
1988
- 1988-08-05 JP JP63196331A patent/JPH0244432A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006277532A (ja) * | 2005-03-30 | 2006-10-12 | Nec Corp | レジスタ退避復旧回路障害検出装置及び方法とそのプログラム |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6643769B1 (en) | System and method for enabling selective execution of computer code | |
| JPH0244432A (ja) | 電子計算機制御方式 | |
| JPS6227831A (ja) | 演算器チエツク回路 | |
| JPS60179847A (ja) | 実配列および仮配列間の整合性チエツク方式 | |
| KR940001558B1 (ko) | 프로세스가 있는 보오드의 상태 추적장치 | |
| JPS5937882Y2 (ja) | エラ−表示装置 | |
| JPH064331A (ja) | １０進チェック回路 | |
| JPS59216255A (ja) | 割込みスタツクエリアのエラ−検出方式 | |
| JPH0314148A (ja) | プログラム破壊検出装置 | |
| JP2609768B2 (ja) | 制御情報読出しデータの誤り検出方式 | |
| JPS59133654A (ja) | プログラムデバツグ装置 | |
| JPS5922147A (ja) | 再試行処理のチエツク方式 | |
| JPS61195432A (ja) | 汎用マイクロプロセツサにおけるパリテイチエツク再試行方式 | |
| JPH03233732A (ja) | 電子計算機 | |
| JPH04364552A (ja) | パリティ監視回路付きメモリ回路 | |
| JPS6270947A (ja) | デバグ割込み制御方式 | |
| JPS63140342A (ja) | エラ−検出回路の試験方式 | |
| JPH0371236A (ja) | エラー検出システム | |
| JPH05158808A (ja) | マイクロプログラム制御装置 | |
| JPH0452742A (ja) | 記憶装置異常検出回路 | |
| JPH01194035A (ja) | 情報処理装置のアドレスパリティチェック方式 | |
| JPH02133843A (ja) | メモリエラー検出方式 | |
| JPS60169947A (ja) | プログラム異常検知装置 | |
| JPH05324389A (ja) | 擬似障害評価方式 | |
| JPH0520205A (ja) | メモリエラーアドレスの検出回路 |