JPS5880932A - 周波数シンセサイザ - Google Patents

周波数シンセサイザ

Info

Publication number
JPS5880932A
JPS5880932A JP57180586A JP18058682A JPS5880932A JP S5880932 A JPS5880932 A JP S5880932A JP 57180586 A JP57180586 A JP 57180586A JP 18058682 A JP18058682 A JP 18058682A JP S5880932 A JPS5880932 A JP S5880932A
Authority
JP
Japan
Prior art keywords
frequency
digital
voltage
sub
data
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP57180586A
Other languages
English (en)
Other versions
JPH0256861B2 (ja
Inventor
ジヤン−ピエ−ル・ドウフユイレイ
ジヤン・ンギユイエン−バン−ギユイエン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Koninklijke Philips NV
Original Assignee
Philips Gloeilampenfabrieken NV
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Philips Gloeilampenfabrieken NV filed Critical Philips Gloeilampenfabrieken NV
Publication of JPS5880932A publication Critical patent/JPS5880932A/ja
Publication of JPH0256861B2 publication Critical patent/JPH0256861B2/ja
Granted legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/10—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range
    • H03L7/113—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range using frequency discriminator
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
    • H03L7/183—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number
    • H03L7/187—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number using means for coarse tuning the voltage controlled oscillator of the loop
    • H03L7/189—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number using means for coarse tuning the voltage controlled oscillator of the loop comprising a D/A converter for generating a coarse tuning voltage

Landscapes

  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、電圧制御発振器と、電圧制御発振器の発振周
波数を分周する分局器と、分局器の分周比のディジタル
制御データが減算される所望周波数を表示する表示装置
と、分周された発揚周波数および基準周波数を供給され
かつ電圧制御発揚器に周波数制御電圧を供給する位相比
較器をもむ位相同期ルー、プと、分局された発振周波数
および基準周波数を供給されかつこれら画周波数が相違
する場合にパルスを供給するサーチ同調ループとを備え
、このパルスを、最終計数値に到達した場合初期計数値
へ自動的にリセットされるカウンタで計数し、更に、カ
ウンタの内容により形成されるディジタルデータを電圧
制御発振器の発振周波数の制御に使用するサーチ同調−
圧に変換する変換装置を備える周波数シンセサイザに関
するものである。
分局器と、位相同期ルーナと、サーチ同調ループを備え
るこの形式の周波数シンセサイザは例えば本願人のフラ
ンス特許第２１７０９０８号明細書に゛記載されている
。表示された周波数が変化した場合サーチ同調ループは
スデツプ状可変サーチ同調電圧を送出して発振器の固有
周波数を自動的に変化させて発振器の周波数を、位相同
期ループを作動状態ならしめることができる狭い周波数
レンジに調整し、発振器周波数の位相を基準周波数の増
倍周波数または基準周波数の分局周波数にロックするよ
うにする。しかし、所望の周波数が得られるサーチ同調
周波数は、特に周波数シンセサイザが大きい周波数レン
ジをカバーする必要がある場合長くなり、その変化率ま
たは変化速度がかなり制御Ｉすれる自動サーチ同ｍ電圧
はシンセサイザの周波数レンジに対応する広いレンジに
わたり変化させることが必要になる。
本発明の目的は、可変分局器を含むシンセサイザであっ
て迅速に同調させることができる手段を備えたものを提
供するにある。
本発明めシンセサイザは、表示された周波数データを、
この表示された周波数が属するサブ周波数レンジを特定
する値のディジタル・プリセット・データに変換する装
置、と、ディジタル・プリセット・データを電圧制御発
振器の発振周波数を制御するのに使用するプリセット電
圧に変換する装置とを備え１プリセツト電圧を実際上サ
ブ周波数レンジの開始周波数を発生させる値に決定する
一ｈ、サーチ同調電圧の変化をサブ周波数レンジの幅に
ほぼ等しい周波数変化な発生させるように決定する如く
構成したことを特徴とする。
本発明のシンセサイザでは発振器を、各表示された周波
数に対しこれら各表示された周波数に関連するサブ周波
数レンジに調整するので、同調のために必要な自動サー
チ電圧変化は一つのサブ周波数レンジをカバー　するこ
とだけ必要とするに過ぎない。その結果従来のシンセサ
イザに比べ本発明のシンセサイザによれば搭に迅速に同
調を達成するこ、とができる。
なお、米国特許第４１０５９４”６台明細書には、位相
同期ループに分周器を含まない別の形式の周波数シンセ
サイザが記載されている。この既知のシンセサイザでは
周波数を選択すやため発振器の制御電圧を適切に作用さ
せて、遇択された周波数が、分周器の分局比を制御する
代りに、基準周波数の調波ならしめることができるよう
にしている。この既知のシンセサイザはサーチ同調ルー
プおよび手動操作形層波数表示装置（ポテンショメータ
形の）を備え、この表示装置により発振器の制御電圧を
連続的に制御して基準周波数の調波を選択できるように
している。しかしこの既知のシンセサイザは選択された
周波数のアクイジション速度を増大するための本発明に
よる手段の如き手段を何等備えていない。
本発明シンセサイザの好適な実施例は、１個のディジタ
ル・アナログ・コンバータを備え、その下位ピッＦ用入
力端子にサーチ同調ループのカウンタの内容のディジタ
ルデータを供給し、かつその上位ビット用入力端子にデ
ィジタル・プリセット・データを供給しゝ、このディジ
タル・アナログ・コンバータの出力端子に電圧制御発振
器に対する周波数制御電圧を発生する如く構成したこと
を特徴とする。
図面につき本発明を説明する。
第１図は本発明の周波数シンセサイザの第１実施例を示
し、図中１は通常ｖＣＯと略称される可変発振＃ｌ披数
の電圧制御発振器を示す。この発揚器、１９発振出力周
波数１は出力端子２から送出される。またこの発振周波
数１はパルスの形態でパルスカウンタ８にも供給し、こ
のパルスカラン、りはに個のパルスが供給される毎に初
期計数値へ戻り、従って分周器として作、動して周波ｆ
ＸＩＩＦを発生に する。本例シンセサイザの位相同期ループは分局された
周波数りの電圧および基準周波数発生益５により発生し
た基準周波数Ｆｒの電圧を供給される位相比較器４を備
える０位相比較器４の出力端子に接続した位相同期ルー
プの低域通過フィルタ６は電圧制御１発揚器１０入力端
子７に制御電圧を供給し、この制御電圧により発振器１
０位相を適正位相ならしめるようにすることができる０
発珈器″ｌが位相同期された場合にはｙ−！−−ｏとな
ｒｉ（ す、周波数シンセサイザの出力周波ｗｋＦはＦ　−ＫＦ
ｒとなる。
本例において正確に基準周波数Ｆｒの増倍周波数である
所定の出力周波数Ｆを得るためには１分局比Ｘをあらか
じめ定めた値に調整しなければならない。これを行うた
め、基準周波数Ｆｒに等しいステップ幅と共に所望の周
波数を表示できる表示装置８を使用する。この表示装置
は符号化（例えば２進化１０進）情報を送出し、この符
号化情報は変換装置９に供給し、変換装置１９は、分周
比可変分周器８の分局比Ｋを所望の周波数Ｆに対応する
値に調整するのに好適な符号化情報（例えば自然２進数
）を送出する。変換装置９は例えばメそりとすることが
でき、そのメモリ部分９ａの異なるアドレスには分局比
にのための異なる値の制御データを蓄積し、表示装置８
から供給されたデータに１よりアドレス指示して分局比
にのための制御データとして供給するようにする。
位相同期ループは周波数Ｆｒおよびｒの間の差の絶対値
が極めて小ごくなるまでは作動できない。
周波数１の表示後に位相同期ループを作１せるために第
２のサーチ同調ループを使用し、これにより発振器１の
周波数Ｆを、位相同期ループが作動する狭い周波数帯域
に調整できることは既知である０この第２サーチ同調ル
ープは・周波数弁別器１０を備え、この周波数弁別器は
分局された周波！ 数１および基準周波数Ｆｒを供給され、これら画周波数
の差が、位相同期ループが作動するのを附止するような
値である場合にパルスを送出する。
周波数弁別器ｌＯによって送出されたパルスは２進カウ
ンター１において計数し、このカウンタはＮ個のパルス
を計数した場合自動的に初期位置ヘリセットされる。カ
ウンター１の内容によって示されるディジタルデータは
ディジタル・アナログ・コンバーターＨによってアナロ
グ電圧に変換して発振器１の周波数制御端子１８に供給
する。この周波数制御アナログ電圧はカウンターｌの初
切位置に対応する最小値を有し、かつカウンター１がＮ
個のパルスを計数すると゛にステップまで増大し、次の
パルスで再びその最小値になる。この周波数制御アナロ
グステップ状電圧における２つの連続するステップ電圧
の間の僅差によって、位相同期ループの同期を可能なら
しめる周波数範囲より小さい周波数変化が決定される。
発振器１によって発生した周波数Ｆがこの同期を可能な
らしめる狭い周波数帯域に再び入った場合、位相同期ル
ープが作動し、発振器１の周波数を同期せしめ、周波数
弁別器１０は最早やパルスを発生しなくなり、カウンタ
１１は計数動作を中止し、制御端子１８におけるサーチ
電圧は一定になる。従来の周波数シンセサイザではこの
自動サーチ同調電圧はシンセサイザの全周波数範囲の試
験を行わせることができるようにしなければならず、こ
のようにするトシン七すイザ周波数Ｆのアクイジション
時間カ過、大になる。
本発明ではこのアクイジション時間を短縮するため表示
装置８に表示された周波数データを、表示された周波数
が属する異なるサブ周波数レンジを特定する異なる値の
ディジタル・プリセット・データに変換する動作を変換
装置９において行わせる。変換装置９がメモリの形態に
構成されている場合このメモリのメモリ部分９ｂの異な
るアドレスには異なる値のディジタル・プリセット・デ
ータを蓄積することができ、表示装置８から供給したデ
ータによりメモリ部分９ｂのアドレス指示を行うことに
よりメモリ部分９ｂの出力端子においてディジタル−プ
リセット・データを得ることができる０このディジタル
・プリセット・データはディジタル・アナログ争コンバ
ータ１４によりアナログ・プリセット電圧に変換し、こ
れを発振器ｌの制御端子１５に供給して発振器ｌの周波
数を制御する。ディジタル・アナログ・コンノ（−タ１
４は表示装置８における各周波数表示に声しｎ個の可能
な電圧のうちの対応する一定プリセット電圧を送出し、
ここでｎはシンセサイザのサブ周波数レンジの数である
。ディジタル・アナログ・コンバータ１４からのプリセ
ット電圧により、発振器ｌの出力・端子におけるサブ周
波数レンジの開始または始端周波数が決定されるように
する。更に、ディジタル・アナログ争コンバータ１２か
らのサーチ同調電圧の変化により、発振器１の出力ＪＪ
Ｉ＋　　＝−−＋−１＋　　ｌ　　−Ｗ　　　　　Ｊ−
イ　Ｉａｉ　　偽ｋ　覇ｂ　し　’／　　６　　／ｎ　
　−ムー　ｇ＋　　Ｌ５　　ｍ　　Ｌい周波数変化が生
ずるようにする。
従って本発明の周波数シンセサイザにおいては、表示さ
れた周波数を変化した後、サーチ同調動作を一つのサブ
周波数レンジにおいてこのＶプ周波数レンジの低い周波
数からだけ行わせるようにするので、シンセサイザ周波
数のアクイジョンの速度が増大する。
例えば、発振器１の固有周波数の派生成分に起因して、
表示された周波数の変化により所定のサブ周波数レンジ
における第１のサーチ同調動作が行われるも、この第１
サーチ同調動作の終端においても位相同期ループの同期
に到達しないということがある。この場合上述したシン
セサイザでは、位相同期ループの同期を未だ決定し得な
い他のサーチ同調動作が同じサブ周波数レンジにおいて
行われる。この欠点は、第１のサブ周波数レンジにおけ
る１回のサーチ後に同調状態が得られない場合には２つ
の連続するサブ周波数レンジのす−チ同調動作を行わせ
ることにより除去することができる。この目的のため双
安定トリガ回路１６を使用し、このトリガ回路は表示装
置８から供給されかつ表示された周波数の変化を示す信
号によって零にリセットされる。この双安定トリガ回路
１６は、カウンタ１１の出力端子１７にこのカウンタの
最終計数値を示す信号が生じた場合（これは第１のサブ
周波数レンジにおける第１のサーチ同調動作が何等の結
果ももたらざなかったことを意味する）作動状態になる
ようにｍ整する。作動状態の双安定トリガ回路１６はメ
モリ部分９ｂのアドレス指示動作に介入して、メモリ部
分９ｂの出力端子に次のサブ周波数レンジを示すディジ
タル１ｄ号を発生させる。同時にカウンタ１１は初期値
にリセットサれ、周波数弁別器１０によって発生したパ
ルスの計数を再度開始する。これにより次のサブ周波数
レンジにおける第２サーチ同調動作が行われる。この第
２サーチ同調の終端においても位相同期ループの同期が
得られない場合には、カウンタ１１がその最大計数値に
到達し、双安定トリガ回路１６を零にリセットし、これ
により、既に試験された金つの連続するサブ周波数レン
ジに＊　ｔｔ　ル新たなサーチ同調動作を可能ならしめ
る。
双安定トリガ回路１６に代えて適当な計数位置を有する
カウンタを使用することにより２より多数の連続するサ
ブ周波数レンジの自動サーチ同調動作を行わせることが
できること勿論であり、その場合このカウンタはカウン
タ１１がその最終計数値に到達する毎に計数値が増大し
、かつメモリ部分９ｂのアドレス指示を行ってメモリ部
分９ｂの出力端子に次のサブ周波数レンジを示すディジ
タル信号を発生させる。
第８図は本発明シンセサイザの第２実施例を示し、本例
では第１図に比べ１個のディジタル・アナログ・コンバ
ータを省略することができ、本例によればサーチ同調動
作を、プリセット周波数の間隔に実際上等しい領域にお
いて容易に実現することができる。第２図において第１
図における要素に対応する要事は同一番号で示す。第２
閏のシンセサイザは、カウンタ１１によって供給される
ディジタル・サーチ同調データおよびメモリ部分９ｂに
よって供給されるディジタル・プリセット・データを、
２個のディジタル・アナログ・コンバータ１２および１
４に供給する代りに、１個のディジタル・アナログ・コ
ンバータ１８の入力端子に一括供給して合成する点で第
１図のシンセサイザとは相違する０デイジタル・アナロ
グ・コンバータ１８の出力端子は第１図のシンセサイザ
の２個の制御端子１８および１５に代る１個の制御端子
１９に接続する◎ディジタル・アナログ・コンバータ１
８に供給される２つのディジタルデータの合成はディジ
タル・アナログ・コンバータ１８ノ上位桁入力端子にプ
リセット・データのビット（例えば４ビツト）を供給し
、かつその下位桁入力端子にサーチ同調データのビット
（例えば４ビツト）を供給することにより実現する。表
示された周波数の変化後に発振器１の制御端子１９には
、当該表示に対応するプリセット電圧からステップ状に
増大しか２つ一つのサブ周波数レンジの開始部から次の
サブ周波数レンジの開始部に至る周波数レンジを正確に
カバーする電圧が得られる。なお、第８図のシンセサイ
ザにおいても、第１図のシンセサイザにおけると同一機
能を有する双安定トリガ回路１６を使用して２個の連続
するサブ周波数レンジのサーチ同調動作を行わせること
ができる。
本発明シンセサイザの第８実施例を第８図に示し、第１
および２図におけると同一要素は同一番号で示す０第δ
図のシンセサイザではメモリ９ｂによって供給するディ
ジタル・プリセット・データを選択装置２ｏに供給して
電圧発生器２１の出力端子に発生する直流電圧の一つを
選択するようにする。これら直流電圧はそれぞれ関連す
るサブ周波数レンジの開始周波数を発生−させることが
できるプリセット電圧である。鉤折装置２ｏによって選
択したプリセット直流電圧はアナログ・ディジタル・コ
ンバータ２２に供給し、ここにおいて形成される電圧の
ペデスタルレベルとして使用する。コンバータ２２の出
力端子は発振器１の周波数制御端子１９に接続する。コ
ンバータ２２の入力端子には加算回路２ａによって形成
したディジ′良・ル和信号を供給する。この加算回路２
８には、表示された周波数データに応じ、かつ、サブ周
波数レンジ内で、選択された周波数の位置する領域に応
じ、メモリ部分９ｃから数Ｂ（例えば４ビツトの）が供
給され、かつカウンタ１１、から可変数ム（例えば１ビ
ツトの）が供給される。本例では加算回路２８はコンバ
ータｇ２に４ビツトの数を供給する。加算回路にδの端
子２４には付加ビットが発生し、これを選択装置８０に
供給して、メモリ部分９ｂにより選択された電圧の直後
の直流電圧を選択きせるようにする。この付加ビットは
、例えば、加算回路１８によって形成される各４ビツト
の和の桁上げビットとすることができる。
可変数ムによって決まるサーチ同調動作の始端はサブ周
波数レンジの始端に対し数Ｂに依存する値だけ推移され
、従って数Ｂを、選択された周波数が属するサブ周波数
レンジの範囲の関数として適切に選定すれば、この範囲
においてサーチを開始させ、蓬に迅速に同調状態を得る
ことができることは明らかである。加算回路２８の出力
端子１６４に生ずる桁上げビットはメモリ部分９ｂによ
って選択されたサブ周波数レンジにおける周波数同調を
延長するという目的を有する。この延長は、選択された
周波数がサブ周波数レンジの高域に位置している場合に
必要になる。選択された周波数がサブ周波数レンジの低
域に位置している場合には、この延長は不要である。あ
る場合には加算回路１δの出力端子ｇ４に生ずる付加ビ
ットとしては、各４ビツトの和の実際の桁上げビット（
即ちこの和が１６に達したとき）ではなく、４ビツトよ
り大きい和がある値（例えば２０）に到達した場合に生
ずるビットを使用すると有利である。
【図面の簡単な説明】 第１ＷＪは本発明の第１実施例のブロック図、第８図は
本発明の第２実施例のブロック図、第８図は本発明の第
８実施例のブロック図である。 ｌ・・・電圧制御発振器　　２・・・出方端子８・・・
パルスカウンタ　　４・・・位相比較器ト・・基準周波
数発生器　６・・・低域通過フィルタＣ・・・Ｘ’％Ｘ
Ｘ褒示装置　９・・・変換装置１０・・・周波数弁別器
　　　１１・・・２進カウンタ１２・・・ディジタＡ−
アナログ・コンバータｌδ・・・周波数制御端子 １４・・・ディジタル・アナログ・コンバータ１５・・
・制御端子　　　　　１６・・・双安定トリガ回路１８
…デイジタルΦアナログ・コンバータｇｏ・・・選択装
置　　　　　８１・・・電圧発生器２ｍ・・・アナログ
・ディジタル・コンバータｇ８・・・加ＩＩＫ回路。 フルーイランペンファブリケン

Claims (1)

  1. 【特許請求の範囲】 Ｌ　電圧制御発振器と、電圧制御発振器の発振周波数を
    分局する分局器と、分周器の分周比のディジタル制御デ
    ータ綻減算される所望層波数を表示する表示装置と、分
    周された発揚周波数および基準周波数を供給されかつ電
    圧制御発ｍｓに周波数制御電圧を供給する位相比較器を
    含む位相同期ループと、分周された発振周波数認よび基
    準周波数を供給されかつこれら両肩波数が相違する場合
    にパルスを供給するサーチ同調ループとを備え、このパ
    ルスを、最終計数値に到達した場合初期計数値へ自動的
    にリセットされるカウンタで計数し、°更に、カウンタ
    の内容により形成されるディジタルデータを電圧制御発
    振器の発振周波数の制御に使用するサーチ同調電圧に変
    換する変換装置を備える周波数シンセサイザにおいて、
    表示された周波数データを、この表示された周波数が属
    するサブ周波数レンジを特定する値のディジタル・プリ
    セット・データに変換する装置と、ディジタル・プリセ
    ット・データを電圧制御発揚器の発振周波数を制御する
    のに使用するプリセット電圧に変換する装置とを備え、
    プリセット電圧を実際上サブ周波数レンジの開始周波数
    を発生させる値に決定する一方、サーチ同調電圧の変化
    をサブ周波数レンジの幅にほぼ等しい周波数変化を発生
    させるように決定する如く構成したことを特徴とする周
    波数シンセサイザ。 凰　２個の別個のディジタル・アナログ・コンバータに
    より、サーチ同調ループのカウンタの内容のディジタル
    データを電圧制御発振器に対する周波数制御電圧に変換
    し、他方のディジタル・アナログ・コンバータによりデ
    ィジタル・プリセット・データを電圧制御発振器に対す
    る別の周波数制御電圧に変換する特許請求の範囲第１項
    記載の周波数シンセサイず。 ＆　１個のディジタル・アナログ・コンバータを備え、
    その下位ビット用入力端子にサーチ同調ループのカウン
    タの内容のディジタルデータを供給し１かつその上位ビ
    ット用入力端子にディジタル・プリセット・データを供
    給し、このディジタル・アナログ・コンバータの出力端
    子に電圧Ｉｌ！ｌｆｆ御発振器に対する周波数制御電圧
    を発生する特許請求の範囲第１項記戦の周波数シンセサ
    イザ。 森　数個の位置へ駆動することができ、がっサーチ同調
    ループのカウンタが峡終計数値に到達した場合法の位置
    へ切換えるよう駆動される切換装置を備え〜切換装置を
    表示された周波数データを変換する変換装置に対し作動
    させて一切換装置の切換前に一つのサブ周波数レンジに
    対応するディジタル・プリセット・データが切換装置の
    切換後に次のサブ周波数レンジに対応す鵞るよう□にす
    る特許請求の範囲第２または８項記載の周波数シンセサ
    イザ。 ４　切換装置が２位置双安定マルチバイブレータである
    特許請求の範囲第、４−項記載の周波数−シンセサイザ
    。 １　電圧制御発揚器に対する制御電圧を供給するディジ
    タル・アナログ・コンバータと、表示された周波数の属
    するサブ周波数レンジに対応しかつディジタル・アナロ
    グ・コンバータの出力電圧のペデスタル・レベルとしテ
    使用するプリセット電圧を、ディジタル・プリセット・
    データの関数として選択する選択装置と、サーチ同調ル
    ープのカウンタの内容のディジタルデータ、およびサブ
    周波数レンジ内で、表示された周波数の糾する領域から
    のディジタルデータを供′給される加算回路とを備え、
    加算回路により和信号をディジタル・アナログ・コンバ
    ータの入力端子に［＆し、かつ和信号の桁上げを示す信
    号を選択装置に供給し、表示された周波数の属するサブ
    周波１．１．！−。 数レンジに後続す葛サブ周波数レンジに対応するプリセ
    ット電圧を癲択する特許請求の範囲第１項記載の１＃波
    数シンセサイザ。
JP57180586A 1981-10-16 1982-10-16 周波数シンセサイザ Granted JPS5880932A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
FR8119486A FR2514968A1 (fr) 1981-10-16 1981-10-16 Synthetiseur de frequence a accord rapide
FR8119486 1981-10-16

Publications (2)

Publication Number Publication Date
JPS5880932A true JPS5880932A (ja) 1983-05-16
JPH0256861B2 JPH0256861B2 (ja) 1990-12-03

Family

ID=9263107

Family Applications (1)

Application Number Title Priority Date Filing Date
JP57180586A Granted JPS5880932A (ja) 1981-10-16 1982-10-16 周波数シンセサイザ

Country Status (5)

Country Link
US (1) US4612516A (ja)
EP (1) EP0077589B1 (ja)
JP (1) JPS5880932A (ja)
DE (1) DE3266414D1 (ja)
FR (1) FR2514968A1 (ja)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2600848B1 (fr) * 1984-09-10 1992-06-05 Labo Cent Telecommunicat Dispositif d'asservissement d'un oscillateur a une source hyperfrequence a tres faible bruit de phase et agile en frequence
EP0273031B1 (en) * 1986-06-03 1993-10-13 Information Resources, Inc. Characterized fast tuning control for a television system
JPS63304721A (ja) * 1987-06-05 1988-12-13 Anritsu Corp 信号発生装置
US4855683A (en) * 1987-11-18 1989-08-08 Bell Communications Research, Inc. Digital phase locked loop with bounded jitter
DE3825664A1 (de) * 1988-07-28 1990-02-01 Plath Naut Elektron Tech Phasenregelkreis mit automatischer kompensation von nichtlinearitaeten
CA2123477A1 (en) * 1994-05-12 1995-11-13 Thomas Atkin Denning Riley Delta-sigma fractional-n frequency synthesizer and frequency discriminator suitable for use therein
US6885252B2 (en) * 2002-07-09 2005-04-26 Mediatex Inc. Clock recovery circuit capable of automatically adjusting frequency range of a VCO
DE102004010365B4 (de) * 2004-03-03 2006-11-09 Infineon Technologies Ag Phasenregelskreis, Verfahren zur Frequenzumschaltung in einem Phasenregelkreis und Verwendung des Phasenregelkreises
CN114172511B (zh) * 2021-12-13 2024-06-18 四川九洲电器集团有限责任公司 一种基于fpga的频率预置控制方法、装置、介质、电子设备

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS535556A (en) * 1976-07-05 1978-01-19 Sansui Electric Co Frequency synthesizer

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
BE795045A (nl) * 1972-02-08 1973-08-06 Philips Nv Inrichting voor het naar keuze opwekken van een uit een aantal in een brede frequentieband gelegen discrete frequenties
GB1444860A (en) * 1974-12-12 1976-08-04 Mullard Ltd Frequency synthesiser
US4105946A (en) * 1977-07-06 1978-08-08 Sansui Electric Co., Ltd. Frequency synthesizer with phase locked loop and counter
GB1564375A (en) * 1977-09-07 1980-04-10 Marconi Co Ltd Frequency generators
GB2024548B (en) * 1978-05-10 1982-06-09 Hitachi Ltd Preset channel selection apparatus
FR2426358A1 (fr) * 1978-05-17 1979-12-14 Trt Telecom Radio Electr Synthetiseur de frequence a division directe a pas apres virgule
US4272729A (en) * 1979-05-10 1981-06-09 Harris Corporation Automatic pretuning of a voltage controlled oscillator in a frequency synthesizer using successive approximation
JPS562742A (en) * 1979-06-22 1981-01-13 Casio Comput Co Ltd Frequency synthesizer
US4234929A (en) * 1979-09-24 1980-11-18 Harris Corporation Control device for a phase lock loop vernier frequency synthesizer
FR2483704A1 (fr) * 1980-06-03 1981-12-04 Thomson Csf Dispositif de prepositionnement de frequence pour synthetiseur indirect de frequence et synthetiseur comportant un tel dispositif
US4404531A (en) * 1980-06-05 1983-09-13 Motorola, Inc. Frequency scanning apparatus wherein a single knob controls both step size and direction of change

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS535556A (en) * 1976-07-05 1978-01-19 Sansui Electric Co Frequency synthesizer

Also Published As

Publication number Publication date
DE3266414D1 (en) 1985-10-24
US4612516A (en) 1986-09-16
EP0077589A1 (fr) 1983-04-27
FR2514968A1 (fr) 1983-04-22
JPH0256861B2 (ja) 1990-12-03
EP0077589B1 (fr) 1985-09-18

Similar Documents

Publication Publication Date Title
US4272729A (en) Automatic pretuning of a voltage controlled oscillator in a frequency synthesizer using successive approximation
US4940950A (en) Frequency synthesis method and apparatus using approximation to provide closely spaced discrete frequencies over a wide range with rapid acquisition
US4404583A (en) Method and apparatus for determining and controlling the sampling phase in sampling the burst signal of a color television signal
JPS5880932A (ja) 周波数シンセサイザ
CA1069181A (en) Radio receiver with plural converters and frequency control
JPH0645929A (ja) 半分の整数による分割器およびアナログ利得補償を使用した低雑音周波数シンセサイザ
JPS624898B2 (ja)
US4560960A (en) Digital frequency synthesizer for generating a frequency-modulated signal and radio frequency apparatus including such a device
US4459560A (en) Plural phase locked loop frequency synthesizer
US4626787A (en) Application of the phaselock loop to frequency synthesis
US5673007A (en) Frequency synthesizer having PLL receiving filtered output of DDS
US3902132A (en) Closed loop variable frequency signal generator
US3689849A (en) Signal generator
US4246547A (en) Phase locked loop frequency generator having stored selectable dividing factors
CA1052920A (en) Voltage generating system
US4232395A (en) Multiband radio receiver with electronic preset tuning system
EP0454955B1 (en) Sampling clock generating circuit
EP0599609A1 (en) Frequency synthesizing apparatus for a communication system
US4086544A (en) Frequency synthesizer using phase locked loops
US3916334A (en) Frequency synthesizer using spectrum shift interpolation
JPH08340254A (ja) 周波数シンセサイザ
JPH0653826A (ja) クロック同期装置
US3300731A (en) Digital frequency synthesizer having a plurality of selectably connectable phase-locked digit insertion units
JPH0783263B2 (ja) デジタル形信号発生装置
SU698111A1 (ru) Цифровой синтезатор частот