JPS5882341A - 情報処理装置の検証方式 - Google Patents
情報処理装置の検証方式Info
- Publication number
- JPS5882341A JPS5882341A JP56179677A JP17967781A JPS5882341A JP S5882341 A JPS5882341 A JP S5882341A JP 56179677 A JP56179677 A JP 56179677A JP 17967781 A JP17967781 A JP 17967781A JP S5882341 A JPS5882341 A JP S5882341A
- Authority
- JP
- Japan
- Prior art keywords
- address
- steal
- signal
- control
- request
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/36—Prevention of errors by analysis, debugging or testing of software
- G06F11/3668—Testing of software
- G06F11/3672—Test management
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はマイクロプロクラム（μＰ）制御情報処理装置
に関し、特に１糎以上のμＰスチール要求に対するノμ
Ｐスチール処理を実行する情報処理装置において、μＰ
スチール処理による異常が生じないか検証する方式に関
する。
に関し、特に１糎以上のμＰスチール要求に対するノμ
Ｐスチール処理を実行する情報処理装置において、μＰ
スチール処理による異常が生じないか検証する方式に関
する。
μＰ制御の基本処理装置（ＢＰＵ）のμＰでチャネルの
制御を行なう情報処理装置では、各チャネルはμＰ制御
が必要となると、ＢＰＵに対しμＰ制御を要求し、チャ
ネルの要求を受けたＢＰＵは、実行中のμＰを一時中断
してチャネル制御μＰを実行する。チャネル制御μＰの
実行を終了すると、ＢＰＵｌｄ、中断していたμＰの実
行を再開する。また、チャネルの制御の種類によってμ
Ｆ制御要求信号を複数とし、それぞれに優先順位な割肖
てて、μＰの実行順序を制御する。以上は、μＰスチー
ルの制御方式として公知である。
制御を行なう情報処理装置では、各チャネルはμＰ制御
が必要となると、ＢＰＵに対しμＰ制御を要求し、チャ
ネルの要求を受けたＢＰＵは、実行中のμＰを一時中断
してチャネル制御μＰを実行する。チャネル制御μＰの
実行を終了すると、ＢＰＵｌｄ、中断していたμＰの実
行を再開する。また、チャネルの制御の種類によってμ
Ｆ制御要求信号を複数とし、それぞれに優先順位な割肖
てて、μＰの実行順序を制御する。以上は、μＰスチー
ルの制御方式として公知である。
さて、μＰスチール処理を実行した場合に生じる恐れの
ある問題について、第１図および第２図により説明する
。
ある問題について、第１図および第２図により説明する
。
第１図は、ＢＰＵのμＰの例を示し、μＰ １００は、
μＰアドレスが１曲番地で、ＢレジスタからＡレジスタ
へ転送を行なうものである。次に実行するμＰ１０１ハ
、μＰアドレスが１０１番地で、ＡレジスタからＣレジ
スタへ転送を行なうものである。今、μＰの１００番地
番地中にチャネルのμＰスチール要求を受けたとすると
、第２図に示すように、ＢＰＵは１００番地番地後にチ
ャネル制−μＰを実行し、このチャネル制御μＰの終了
後に１０１番地のμＰの実行を始めることになる。しか
るに、チャネル制御μＰがＡレジスタを使用するもので
あると、１００番地で設定したＡレジスタに、ＩＯ１番
地実行時には、チャネル制御μＰによって内容が破壊さ
れており、ＢＰＵの処理を誤まることになる。
μＰアドレスが１曲番地で、ＢレジスタからＡレジスタ
へ転送を行なうものである。次に実行するμＰ１０１ハ
、μＰアドレスが１０１番地で、ＡレジスタからＣレジ
スタへ転送を行なうものである。今、μＰの１００番地
番地中にチャネルのμＰスチール要求を受けたとすると
、第２図に示すように、ＢＰＵは１００番地番地後にチ
ャネル制−μＰを実行し、このチャネル制御μＰの終了
後に１０１番地のμＰの実行を始めることになる。しか
るに、チャネル制御μＰがＡレジスタを使用するもので
あると、１００番地で設定したＡレジスタに、ＩＯ１番
地実行時には、チャネル制御μＰによって内容が破壊さ
れており、ＢＰＵの処理を誤まることになる。
このよりなμＰスチール処理の悪影響を事前に摘出する
ために、従来は、ＢＰＵで各樺命令を実行させながら、
入出力装備も同時に駆動してチャネルの制御要求を非同
期に発生させ、ＢＩ）Ｕの処理に悪影響がないことを検
証する方法がとられている。しかしこのような方法では
、μＰスチール処理で起る可能性のある全ての異常を摘
出するこ（３） とは啄めて雌かしく、事前検証の完全を期し得なかった
のが実情である。
ために、従来は、ＢＰＵで各樺命令を実行させながら、
入出力装備も同時に駆動してチャネルの制御要求を非同
期に発生させ、ＢＩ）Ｕの処理に悪影響がないことを検
証する方法がとられている。しかしこのような方法では
、μＰスチール処理で起る可能性のある全ての異常を摘
出するこ（３） とは啄めて雌かしく、事前検証の完全を期し得なかった
のが実情である。
本発明は括る実情に鑑み、より完全な検証を可能とする
μＰスチール検証方式を提供しようとすることを目的と
するものである。
μＰスチール検証方式を提供しようとすることを目的と
するものである。
しかして、完全な検証を達成するには、被検証μ）１ア
ドレスと各チャネル制ｉｌｌμＰとの全ての組合わせに
ついてμＰスチール処理を実行させることができればよ
い。これを可能にするために本発明では、任意のμＰア
ドレスを指定する第１千攻と、ＢＰＩＪで実行中のμＰ
アドレスを該第１手段で指定するμＰアドレスと比較す
る第２手段と、任意のμＰスチール要求を指定する第３
手段と、核第２手段でμＰアドレスの一致がとれた場合
のみ該第３手段で指定するμＰスチール要求の受付けを
許可する第４手段とを設ける。ぞして、核第１手段によ
って任意の所望のμＰアドレスを指定し、そのμＰアド
レスにおいて核第３手段に指定した任意の所望のμＰス
チール要求に対するμＰスチール処理をＢＰＵで実行さ
ぜ、悪影響が無い（４） か検証する。
ドレスと各チャネル制ｉｌｌμＰとの全ての組合わせに
ついてμＰスチール処理を実行させることができればよ
い。これを可能にするために本発明では、任意のμＰア
ドレスを指定する第１千攻と、ＢＰＩＪで実行中のμＰ
アドレスを該第１手段で指定するμＰアドレスと比較す
る第２手段と、任意のμＰスチール要求を指定する第３
手段と、核第２手段でμＰアドレスの一致がとれた場合
のみ該第３手段で指定するμＰスチール要求の受付けを
許可する第４手段とを設ける。ぞして、核第１手段によ
って任意の所望のμＰアドレスを指定し、そのμＰアド
レスにおいて核第３手段に指定した任意の所望のμＰス
チール要求に対するμＰスチール処理をＢＰＵで実行さ
ぜ、悪影響が無い（４） か検証する。
以下、本発明の一実施例を説明する。
第３図は本発明に係る情報処理装置のＥＰＵの要部を示
す概略ブロック図である。同図において、実行順序制御
回路ｌの出力信号側は次に実行するμＰアドレスを示し
、μＰアドレスレジスタ２にセットサレる。μＰアドレ
スレジスタ２の出力信号２］はμＰが記憶されている制
御記憶装置３を駆動し、μＰ信号２２を読み出す。μＰ
信号２２はデコード回路４によってデコード信号乙、２
４にデコードされる。デコード信号るは被μＰ制御回路
（チャネル演算装置など）５に、デコード信号２４は実
行順序制御回路ｌに供給される。
す概略ブロック図である。同図において、実行順序制御
回路ｌの出力信号側は次に実行するμＰアドレスを示し
、μＰアドレスレジスタ２にセットサレる。μＰアドレ
スレジスタ２の出力信号２］はμＰが記憶されている制
御記憶装置３を駆動し、μＰ信号２２を読み出す。μＰ
信号２２はデコード回路４によってデコード信号乙、２
４にデコードされる。デコード信号るは被μＰ制御回路
（チャネル演算装置など）５に、デコード信号２４は実
行順序制御回路ｌに供給される。
μＰアドレス信号２】は比較回路９の一方の入力に与え
られ、また被検証μＰアドレスがセットされる被検証μ
Ｐアドレスレジスタ６の出力信号ｎが比較回路９の他方
の入力に供給される。比較回路９の出力信号列はオア回
路１０．１１に入力される。
られ、また被検証μＰアドレスがセットされる被検証μ
Ｐアドレスレジスタ６の出力信号ｎが比較回路９の他方
の入力に供給される。比較回路９の出力信号列はオア回
路１０．１１に入力される。
また、制御ラッチ７．８の負極性の出力信号四。
Ｉもオア回路３１．３２にそれぞれ入力される。オア回
路１０は入力信号ア、２９のオア信号３１を、オア回路
１１は信号路と３０のオアイ１号３２をそれぞれ出力す
る。μＰスチール要求信号５Ｏ１Ｓｌはそれぞれアンド
回路１２．１３に入力し、アンド回路１２は信号ＳＯと
信号３１のアンド信号ＳＯ′を、アンド（ロ）路１３は
信号Ｓ１と信号３２のアンド信号Ｓｌ′をそりそれ出力
する。信号ＳＯ′と８１′は実行順序制御回路ｌに供給
される。
路１０は入力信号ア、２９のオア信号３１を、オア回路
１１は信号路と３０のオアイ１号３２をそれぞれ出力す
る。μＰスチール要求信号５Ｏ１Ｓｌはそれぞれアンド
回路１２．１３に入力し、アンド回路１２は信号ＳＯと
信号３１のアンド信号ＳＯ′を、アンド（ロ）路１３は
信号Ｓ１と信号３２のアンド信号Ｓｌ′をそりそれ出力
する。信号ＳＯ′と８１′は実行順序制御回路ｌに供給
される。
つぎに動作を説明する。
実行順序制御回路ｌは次に実行するべきｌｔＰのアドレ
スを作成し、そのμＰアドレスを出力信号側と１．で出
力する。この信号２０Ｉ′ｉμＰアドレスレジスタ２に
一定のタイミングでセットさね、その出力信号２１１・
でよって制御記憶装置３を駆動する。
スを作成し、そのμＰアドレスを出力信号側と１．で出
力する。この信号２０Ｉ′ｉμＰアドレスレジスタ２に
一定のタイミングでセットさね、その出力信号２１１・
でよって制御記憶装置３を駆動する。
制御記憶装置３から読出されたμＰ信号２２はデコード
Ｎ路４でデコードされ、デコード信号るによって被μＰ
制御回路５を割部１する。他方のデコード信号２４は、
次のμＰアドレスの作成のだめに実行１１＠序制御回路
１に送られる。以上は通常のμＰ実行の順序制＠動作で
ある。
Ｎ路４でデコードされ、デコード信号るによって被μＰ
制御回路５を割部１する。他方のデコード信号２４は、
次のμＰアドレスの作成のだめに実行１１＠序制御回路
１に送られる。以上は通常のμＰ実行の順序制＠動作で
ある。
つき゛に、匍Ｒ卸ラッテ７．８がいずれもリセットされ
ている場合におけるμＰスチール処理について説明する
。
ている場合におけるμＰスチール処理について説明する
。
制御ラッチ７．８はリセット状態であるから、その出力
信−号２９．’ＡＯはいず負もｌ”であり、したが”′
つてオア信号３１．３２も常にｌ″である。：ゆえに、
アンド回路１２．１３は開いた状態であり、μＰスチー
ル要求信号５ｏＸＳ１はそのままアンド信号ＳＯ′、８
１′として実行１ｌｌＲ序制御回路ｌへ伝達される。
信−号２９．’ＡＯはいず負もｌ”であり、したが”′
つてオア信号３１．３２も常にｌ″である。：ゆえに、
アンド回路１２．１３は開いた状態であり、μＰスチー
ル要求信号５ｏＸＳ１はそのままアンド信号ＳＯ′、８
１′として実行１ｌｌＲ序制御回路ｌへ伝達される。
したがって、ＢＰ［Ｊで実行中のμＰアドレスの如何に
かかわらず、チャネルからのμＰスナール要求信号８０
、ＳＬが発生すると、それは１自ちにアンド信号ＳＯ′
、８１′として実行順序制御回路ｌに敗り込まれる。実
行順序制御し１路ｌはμＰスチール要求信号ｓ ｏ （
ｓ ｏ’ ）、Ｓ ｌ （Ｓ １’ ）の優先順位を判
足し、優先順位の高い方のμＰスチール要求を処理する
特定のμＰアドレスを次のμＰアドレスとして作成し、
実行途中のμＰアドレスのμＰの実行を終了した段階で
μＰアドレスレジスタ２にセットする。この時に、μＰ
アドレスレジスタ２の旧内容を退避させるだめの制御も
実行順序制御回路ｌで行なわれる。そして、μＰスチー
ル皆求に対するμＰの実行が終了すると、実行１１１ｊ
序制御回路１はμＦ゛アドレスレジスタ２の内容を復旧
し、中断したμＰアドレスの次のμＰアドレスから処理
を再開させる。
かかわらず、チャネルからのμＰスナール要求信号８０
、ＳＬが発生すると、それは１自ちにアンド信号ＳＯ′
、８１′として実行順序制御回路ｌに敗り込まれる。実
行順序制御し１路ｌはμＰスチール要求信号ｓ ｏ （
ｓ ｏ’ ）、Ｓ ｌ （Ｓ １’ ）の優先順位を判
足し、優先順位の高い方のμＰスチール要求を処理する
特定のμＰアドレスを次のμＰアドレスとして作成し、
実行途中のμＰアドレスのμＰの実行を終了した段階で
μＰアドレスレジスタ２にセットする。この時に、μＰ
アドレスレジスタ２の旧内容を退避させるだめの制御も
実行順序制御回路ｌで行なわれる。そして、μＰスチー
ル皆求に対するμＰの実行が終了すると、実行１１１ｊ
序制御回路１はμＦ゛アドレスレジスタ２の内容を復旧
し、中断したμＰアドレスの次のμＰアドレスから処理
を再開させる。
以りは、一般的なμＰスチール処理動作であり、従来と
実直的（（同一である。
実直的（（同一である。
つぎに、μ）ゞスチール処理に関する当核情報処理装置
の検鉦動作について説明する。
の検鉦動作について説明する。
本発明では、任−眸に指定しだμＰアドレスで、任意１
Ｃ指定し７だμＰスチール？水に対するμＰスチール処
理を実行さ（でる様に構成する。この目的のために、本
実施例では被検証μＰアドレスレジスタ６、制御ラップ
７．８、比幹沖１路９、オア回路１（ｉ、 ’Ｌ１、お
よびアンド〔１略１２．１３を設けている。
Ｃ指定し７だμＰスチール？水に対するμＰスチール処
理を実行さ（でる様に構成する。この目的のために、本
実施例では被検証μＰアドレスレジスタ６、制御ラップ
７．８、比幹沖１路９、オア回路１（ｉ、 ’Ｌ１、お
よびアンド〔１略１２．１３を設けている。
被検証μＰアドレスレジスタ６、および制御ラッチ７．
８はプログラムによって任意に設定することができるも
のである。
８はプログラムによって任意に設定することができるも
のである。
今１．．ｐアドレスＮでμＰスチール要求信号ｓ（力゛
０を受は付けさせて処理させ、検証し７ようとする場合
を考える。この場合、ブロクラムによって被検証μＰア
ドレスレジスタ６にＮをセットし５、捷た一方の制御ラ
ッチ７をセットし、他方の制御ラッチ８をリセットする
。オだ、入出力装置（図示せず）を駆動し７ておき、チ
ャネルのμＰスチール要求儒号５Ｏ１Ｓｌが発生する状
態にし７てチ・＜。
を考える。この場合、ブロクラムによって被検証μＰア
ドレスレジスタ６にＮをセットし５、捷た一方の制御ラ
ッチ７をセットし、他方の制御ラッチ８をリセットする
。オだ、入出力装置（図示せず）を駆動し７ておき、チ
ャネルのμＰスチール要求儒号５Ｏ１Ｓｌが発生する状
態にし７てチ・＜。
なお、制御ラッチ８の出力信号列は“１ ｊｌであるか
ら、アンド回路１３は開いた状態であり、μＰスチール
要求信号ｓｉはいつでも実行ＩＩｍ序制御（ロ）路ｌへ
伝達される。他方、セットされている制御ラッチ７の出
力信号四は“０”であるから、オア信号３１は比較回路
９の出力信号列の状部によって決する。
ら、アンド回路１３は開いた状態であり、μＰスチール
要求信号ｓｉはいつでも実行ＩＩｍ序制御（ロ）路ｌへ
伝達される。他方、セットされている制御ラッチ７の出
力信号四は“０”であるから、オア信号３１は比較回路
９の出力信号列の状部によって決する。
つ寸り、比較回路９でμＰアドレスの一致がとれない限
り、オア信号３】は°０”でアンド回路１２け閉じた状
態であり、したがってμＰスチール要求信号ＳＯけ実行
順序制御回路ｌに伝達されない。
り、オア信号３】は°０”でアンド回路１２け閉じた状
態であり、したがってμＰスチール要求信号ＳＯけ実行
順序制御回路ｌに伝達されない。
さて、ＢＰＵのμＰ実行が進行し、μＰアドレスレジス
タ２内のμＰアドレスがＮになると、比較回路９でμＰ
アドレスの一致がとれてその出力（８） 信号部がｌ Ｉ＋になる。しまたがってオア信号３１が
“１″になってアンド回路工２が開かれ、それ捷で抑市
されていたμＰスチール要求償号ｓ ｏ （ｓ ｏ”
）が実行順序制御回Ｍ１で受目付けられる。しかして、
μＰヌチール安−′＄侶信号Ｏを処理するためのμＰア
ドレスが実行１１１１１１子制御回路ｌで作成されて、
μＰアドレスレジスタ２にセットきれ、当該μＰスチー
ル要求が処理される。
タ２内のμＰアドレスがＮになると、比較回路９でμＰ
アドレスの一致がとれてその出力（８） 信号部がｌ Ｉ＋になる。しまたがってオア信号３１が
“１″になってアンド回路工２が開かれ、それ捷で抑市
されていたμＰスチール要求償号ｓ ｏ （ｓ ｏ”
）が実行順序制御回Ｍ１で受目付けられる。しかして、
μＰヌチール安−′＄侶信号Ｏを処理するためのμＰア
ドレスが実行１１１１１１子制御回路ｌで作成されて、
μＰアドレスレジスタ２にセットきれ、当該μＰスチー
ル要求が処理される。
なお、制御ラッチ８をセットし、制御ラッテ７をリセッ
トしておけは、μＰスチール要求伯号Ｓｌの方がμＰア
ドレスＮで受ｄ付けられ、処理される。
トしておけは、μＰスチール要求伯号Ｓｌの方がμＰア
ドレスＮで受ｄ付けられ、処理される。
このように、本発明によれは任意のμＰアト１／スで任
佐のμＰスチール要求を９ ｖｔ ｆ；ｊけさせて処理
させ、その影響を調べることができる。すなわち、すべ
てのμＰアドレスとすべてのチャネル６川御μＰとの任
意の組ばせについ−Ｃ１μＰスチール処理の影響な曳れ
なく１調べることができる。Ｌ７たがって、従来よりも
容易か°つ確実な検証がｉｉＪ能となる。
佐のμＰスチール要求を９ ｖｔ ｆ；ｊけさせて処理
させ、その影響を調べることができる。すなわち、すべ
てのμＰアドレスとすべてのチャネル６川御μＰとの任
意の組ばせについ−Ｃ１μＰスチール処理の影響な曳れ
なく１調べることができる。Ｌ７たがって、従来よりも
容易か°つ確実な検証がｉｉＪ能となる。
なお前記実施例は、検証対象でないμＰスチール要求は
随時受付けを許可したが、検証対象のμＰスチール喪求
以外の受付けを全面的に禁止するようにしてもよい。件
だ検証時にμＰスチール要求を発生させるために入出力
装置を駆動すると説明しだが、チャネルに接菌にμＰス
チール要求を発生させるようにしてもよい。さらに、μ
Ｐスチール要求を２棟類として説明したが、何種類でも
本発明を同様に適用できる。
随時受付けを許可したが、検証対象のμＰスチール喪求
以外の受付けを全面的に禁止するようにしてもよい。件
だ検証時にμＰスチール要求を発生させるために入出力
装置を駆動すると説明しだが、チャネルに接菌にμＰス
チール要求を発生させるようにしてもよい。さらに、μ
Ｐスチール要求を２棟類として説明したが、何種類でも
本発明を同様に適用できる。
第１図はＢＰＵのμＰの一例を説明するための図、第２
図はμＰスチール処理時のμＰ実行の様子を説明するだ
めのタイミンク図、第３図は本発明の一実施例を示す概
略ブロック図である。 ｌ・・・実行順序制御回路、２・・・μｍ−アドレスレ
ジスタ、３・・・制御記憶装置、４・・・テコーダ、５
・・・被μＰ制御回路、６・・・被検証μＰアドレスレ
ジスタ、７，８・・・制御ラッチ、９・・・比較回路、
１０゜１１・・・オア回路、１２．１３・・・アンド回
路、Ｓｏ、Ｓｌ・・・μＰスチール要求信号。 （１１） 第１区
図はμＰスチール処理時のμＰ実行の様子を説明するだ
めのタイミンク図、第３図は本発明の一実施例を示す概
略ブロック図である。 ｌ・・・実行順序制御回路、２・・・μｍ−アドレスレ
ジスタ、３・・・制御記憶装置、４・・・テコーダ、５
・・・被μＰ制御回路、６・・・被検証μＰアドレスレ
ジスタ、７，８・・・制御ラッチ、９・・・比較回路、
１０゜１１・・・オア回路、１２．１３・・・アンド回
路、Ｓｏ、Ｓｌ・・・μＰスチール要求信号。 （１１） 第１区
Claims (1)
- ■、 マイクロプログラム（μＰ）制御の処理装置によ
って１種以上のμＰスチール要求に対するμＰスチール
処理を実行する構成の情報処理装置において、任意のμ
Ｐアドレスを指定する第１手段と、該処理装置で実行中
のμＰアドレスを核第１牛股で指定するμＰアドレスと
比較する第２手段と、任意のμＰスチール要求を指定す
る第３手段と、該第２手段でμＰアドレスの一致がとれ
た場合のみ核第３十段で指定するスチール要求の受付け
を許可する第４手段とを設け、任意の所望のμＰアドレ
スにおいて任意の所望のμＰスチール要求に対するμＰ
スチール処理を被処理装置で実行させて、該処理＠置の
処理に異常を生じないか検証することを％徴とする情報
処理装置の検証方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56179677A JPS5882341A (ja) | 1981-11-11 | 1981-11-11 | 情報処理装置の検証方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56179677A JPS5882341A (ja) | 1981-11-11 | 1981-11-11 | 情報処理装置の検証方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5882341A true JPS5882341A (ja) | 1983-05-17 |
Family
ID=16069937
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56179677A Pending JPS5882341A (ja) | 1981-11-11 | 1981-11-11 | 情報処理装置の検証方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5882341A (ja) |
-
1981
- 1981-11-11 JP JP56179677A patent/JPS5882341A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5297263A (en) | Microprocessor with pipeline system having exception processing features | |
| JPS6351287B2 (ja) | ||
| US4677549A (en) | Pipelined data processor system having increased processing speed | |
| JPS63307535A (ja) | パイプライン制御回路 | |
| JPS58182758A (ja) | 演算制御装置 | |
| EP0814411A2 (en) | Vector data processing apparatus | |
| JPS5882341A (ja) | 情報処理装置の検証方式 | |
| JPS6161416B2 (ja) | ||
| JPH0830971B2 (ja) | プログラマブルコントローラ | |
| JPS5896345A (ja) | 階層型演算方式 | |
| EP0382234B1 (en) | Microprocessor having improved functional redundancy monitor mode arrangement | |
| JPS6116112B2 (ja) | ||
| JPS6259829B2 (ja) | ||
| JP3114909B2 (ja) | プログラマブルコントローラの演算エラー処理方法 | |
| JPS63155330A (ja) | マイクロプログラム制御装置 | |
| JP2869205B2 (ja) | データ処理装置のリピート回路 | |
| JPS6093555A (ja) | マイクロプログラム制御装置 | |
| JPH0269825A (ja) | パイプライン制御方式 | |
| JPS5938608B2 (ja) | デ−タ転送制御方式 | |
| JPH0219493B2 (ja) | ||
| JPH0228724A (ja) | 分岐命令制御方式 | |
| JPH0792902A (ja) | プログラマブルコントローラ | |
| JPH03154929A (ja) | 中央処理装置 | |
| JPS59744A (ja) | デ−タ処理装置 | |
| JPH01191948A (ja) | 診断制御装置 |